JPS59181642A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS59181642A JPS59181642A JP58055853A JP5585383A JPS59181642A JP S59181642 A JPS59181642 A JP S59181642A JP 58055853 A JP58055853 A JP 58055853A JP 5585383 A JP5585383 A JP 5585383A JP S59181642 A JPS59181642 A JP S59181642A
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- JP
- Japan
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- internal
- cells
- cell
- output buffer
- chip
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はマスタースライスゲートアレーの集積回路に係
り、特にエミソタカ・ノプルドロ外ツク（以下ＥＣＬと
呼ぶ）に於けるマスタースライスゲートアレーのセル配
置に秘する。
り、特にエミソタカ・ノプルドロ外ツク（以下ＥＣＬと
呼ぶ）に於けるマスタースライスゲートアレーのセル配
置に秘する。
（２）技術の背景
半導体、技術の進歩に伴い、高速のロジ・ツク回路も集
積化されてきてもコ・る。ＥＣＬ回路においても同様で
あり高集積度のＥＣＬ Ｉ Ｃが実現してむする。
積化されてきてもコ・る。ＥＣＬ回路においても同様で
あり高集積度のＥＣＬ Ｉ Ｃが実現してむする。
一方、半導体論理回路の基本回路すなわちゲート回路を
あらかしめ製作し、目的に応じてその基本回路を半導体
チップ内で結線するマスタースライスゲートアレーも実
現されている。
あらかしめ製作し、目的に応じてその基本回路を半導体
チップ内で結線するマスタースライスゲートアレーも実
現されている。
マスタースライスゲートアレーは集積回路を構成する各
素子例えばトランジスタや抵抗等を構成するためのパタ
ーンや製作に多くの時間を有するので、それを共通化し
、それらの素子を結線する工程のみを使用者が要求する
時に結線、＜ターンを作り結線すなわち各素子を配線す
るものである。
素子例えばトランジスタや抵抗等を構成するためのパタ
ーンや製作に多くの時間を有するので、それを共通化し
、それらの素子を結線する工程のみを使用者が要求する
時に結線、＜ターンを作り結線すなわち各素子を配線す
るものである。
この方法によってカスタムＩＣと同等の機能を有するＩ
Ｃが低コストで実現できる。
Ｃが低コストで実現できる。
また、ＥＣＬ回路においてもこのマスタースライスｌゲ
ートアレーが応用されている。
ートアレーが応用されている。
（３）従来技術と問題点
従来、前述のマスダースライスゲ−１−アレーは内部セ
ル（以下インターナルセルとする）と出カバソファセル
（以下アウトプットノ＼・ノファセルとする）によって
構成される。インターナルセルはチップ内においてアル
ミ配線等で配線され、使用者の希望する論理が構成され
る。
ル（以下インターナルセルとする）と出カバソファセル
（以下アウトプットノ＼・ノファセルとする）によって
構成される。インターナルセルはチップ内においてアル
ミ配線等で配線され、使用者の希望する論理が構成され
る。
例えば１セルによってフリップフロ・ノブを構成したり
、複数のセルを用いてアダー回路等を構成し、それらを
さらに組み合わせて様々な機能の論理回路を作っている
。
、複数のセルを用いてアダー回路等を構成し、それらを
さらに組み合わせて様々な機能の論理回路を作っている
。
前述のようにインターナルセルの構成回路は外部回路と
の論理レベルを合わせるためにアウトプットバッファを
必要とする。（また場合によっては入力するためのイン
プットバッファを必要とする場合もある。）このような
レベル変換を行うのがアウトプソトハソファセルである
。アウトツブ・ノドバッファセルは前述のようにレベル
変換を行うためのものであるので、単機能しか有してし
１なし）。
の論理レベルを合わせるためにアウトプットバッファを
必要とする。（また場合によっては入力するためのイン
プットバッファを必要とする場合もある。）このような
レベル変換を行うのがアウトプソトハソファセルである
。アウトツブ・ノドバッファセルは前述のようにレベル
変換を行うためのものであるので、単機能しか有してし
１なし）。
そのため、論理結果をラッチして出力するような場合に
はインターナルセルにおいてランチ機能を構成し、その
出力アウトプミノトノ＼ノファを介して出力していた。
はインターナルセルにおいてランチ機能を構成し、その
出力アウトプミノトノ＼ノファを介して出力していた。
この方法はインターナルセルを出カラソチとして使用し
ているので、他の論理機能を発生す′るために使われる
セルの数が低下してしまう問題を有していた。
ているので、他の論理機能を発生す′るために使われる
セルの数が低下してしまう問題を有していた。
一方、ＥＣＬ回路には一般的に終端抵抗が接続される。
これは出力データが伝送路を介して他のＥＣＬ回路等に
入力する時に整合するように挿入されるものである。
入力する時に整合するように挿入されるものである。
すなわち、終端抵抗は使用する伝送路によって決るもの
であり、その値は例えば２５．５０．１００Ω等様々な
値を有する。これらの終端抵抗をドライブするためには
ＥＣＬ回路の出カッ＼ノファのドライブ能力をそれらに
対応して変化させなくてばならない。そのため、従来で
は、終端抵抗に対応したアウトプットバッファを有する
チップを揃えておかなくてはならないという問題を有し
ていた。すなわち、結線のみを変更するだけで共通に使
用できる範囲には限界を有していた。これはコストを高
くする結果となっていた。
であり、その値は例えば２５．５０．１００Ω等様々な
値を有する。これらの終端抵抗をドライブするためには
ＥＣＬ回路の出カッ＼ノファのドライブ能力をそれらに
対応して変化させなくてばならない。そのため、従来で
は、終端抵抗に対応したアウトプットバッファを有する
チップを揃えておかなくてはならないという問題を有し
ていた。すなわち、結線のみを変更するだけで共通に使
用できる範囲には限界を有していた。これはコストを高
くする結果となっていた。
（４）発明の目的
本発明は前記問題点を解決するものであり、その目的は
配線工程によって終端抵抗値が選択でき、さらに配線工
程によって論理機能が変えられるアウトプットバッファ
を有するＥＣＬマスクスライスゲートアレー【Ｃを提供
することにある。
配線工程によって終端抵抗値が選択でき、さらに配線工
程によって論理機能が変えられるアウトプットバッファ
を有するＥＣＬマスクスライスゲートアレー【Ｃを提供
することにある。
（５）発明の構成
本発明の特徴とするところはチップの中央領域に設けら
れた複数の内部セルと、該内部セルの周囲に設けられ、
該内部セルからの信号の論理を取る論理機能と、該内部
セルからの信号を該チップ外に伝達する機能を有する第
１の出力バッファセルと、該内部セルの周囲に設けられ
、内部セルからの信号を該チップ外に伝達する機能のみ
を有する第２の出カバソファセルとを有することを特徴
とする集積回路装置にある。
れた複数の内部セルと、該内部セルの周囲に設けられ、
該内部セルからの信号の論理を取る論理機能と、該内部
セルからの信号を該チップ外に伝達する機能を有する第
１の出力バッファセルと、該内部セルの周囲に設けられ
、内部セルからの信号を該チップ外に伝達する機能のみ
を有する第２の出カバソファセルとを有することを特徴
とする集積回路装置にある。
（６）発明の実施例
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明の実施例のセル構成図である。
チップ１上の中心部にＩＯＸ １０セルより成るインタ
ーナルセルＩＮＴを配置し、その上辺と下辺にそれぞれ
アウトプソトハソファセル０ＢＵＦ １を１０セルずつ
設ける。
ーナルセルＩＮＴを配置し、その上辺と下辺にそれぞれ
アウトプソトハソファセル０ＢＵＦ １を１０セルずつ
設ける。
また、゛左右の辺にアウトプソトハソファセル０ＢＵＦ
２を配置する。インターナルセルＩＮＴの信号レベルは
外部信号レベルとは異なる。例えハ外部（Ｍ 号のロー
レベルとハイレベルの差が８００ｍ Ｖ、インターナル
セルＩＮＴの信号レベルのローレベルとハイレベルの差
が６００ｍＶ等のように異なる。
２を配置する。インターナルセルＩＮＴの信号レベルは
外部信号レベルとは異なる。例えハ外部（Ｍ 号のロー
レベルとハイレベルの差が８００ｍ Ｖ、インターナル
セルＩＮＴの信号レベルのローレベルとハイレベルの差
が６００ｍＶ等のように異なる。
アウトプノトハソファセル○ＢＵＦＩはインターナルセ
ルＩＮＴと同様の論理機能を有する。例えば５人力ＯＲ
，ＮＯＲを１ゲートとしてそのゲートが１セル内に４ゲ
ート有する。
ルＩＮＴと同様の論理機能を有する。例えば５人力ＯＲ
，ＮＯＲを１ゲートとしてそのゲートが１セル内に４ゲ
ート有する。
第２図はインターナルセルＩＮＴの回路構成図を示す。
トランジスタＴ１〜Ｔ ５ 、抵抗Ｒ１、シスタＴ
４のベースに電圧ＶＢＦＩ、トランジスタＴ２のベース
に電圧Ｖｃｓが印加される。また、電源Ｖｃｃは〜・般
的に接地電圧である。電源ＶＥＥは例えば−５，２Ｖで
ありこの電源によってこの回路か動作するための電力が
供給されている。
４のベースに電圧ＶＢＦＩ、トランジスタＴ２のベース
に電圧Ｖｃｓが印加される。また、電源Ｖｃｃは〜・般
的に接地電圧である。電源ＶＥＥは例えば−５，２Ｖで
ありこの電源によってこの回路か動作するための電力が
供給されている。
第２図に示した回路に於ては一般的なＥＣＬにおけるＯ
Ｒ−ＮＯＲケート回路であり、○ｏＲ’−○ＮＯＲがそ
れぞれＯＲ出力、ＮＯＲ出力に対応する。
Ｒ−ＮＯＲケート回路であり、○ｏＲ’−○ＮＯＲがそ
れぞれＯＲ出力、ＮＯＲ出力に対応する。
尚、第２図の回路においては入力ＩＮは１人力で示しで
あるが複数の入力の場合にはトランジスタＴ３と同様の
トランジスタが複数あり、そのトランジスタのコレクタ
とエミッタがそれぞれ共通にトランジスタＴ３のコレク
タとエミッタに接続された構成となる。この時の複数の
１−ランジスタのそれぞれのベースが複数の入力となる
。ここで抵抗Ｒ１、Ｒ２はこのゲート回路が高速を要求
される場合に接続され、高速を要求されない場合には接
続されない。これは配線工程によってなされるものであ
る。
あるが複数の入力の場合にはトランジスタＴ３と同様の
トランジスタが複数あり、そのトランジスタのコレクタ
とエミッタがそれぞれ共通にトランジスタＴ３のコレク
タとエミッタに接続された構成となる。この時の複数の
１−ランジスタのそれぞれのベースが複数の入力となる
。ここで抵抗Ｒ１、Ｒ２はこのゲート回路が高速を要求
される場合に接続され、高速を要求されない場合には接
続されない。これは配線工程によってなされるものであ
る。
第３図は第２図における回路のセル上の配置を示すバク
、−ン図である。前述の抵抗Ｒ’＋ 、Ｒ’２ば配線工
程時に選択的に配線される。
、−ン図である。前述の抵抗Ｒ’＋ 、Ｒ’２ば配線工
程時に選択的に配線される。
抵抗”’ ＋ Ｒ′２が接続さ荘た場合にはこのゲー
トで消費する電力は増加し、それとともにスピードも速
くなる。
トで消費する電力は増加し、それとともにスピードも速
くなる。
第４図゛はインターナルセルＩＮＴの他の回路図である
。第２図の回路と異なる点は抵抗Ｒｈｏを有することで
ある。即ち抵抗Ｒ＋の一端はトランジスタＴ３、Ｔ４の
コレクタにそれぞれ接続され他端が共通に抵抗Ｒ１゜の
一端に接続されている。そして抵抗Ｒ１ｏの他端が電源
Ｖｃｃに接続されている。
。第２図の回路と異なる点は抵抗Ｒｈｏを有することで
ある。即ち抵抗Ｒ＋の一端はトランジスタＴ３、Ｔ４の
コレクタにそれぞれ接続され他端が共通に抵抗Ｒ１゜の
一端に接続されている。そして抵抗Ｒ１ｏの他端が電源
Ｖｃｃに接続されている。
この抵抗Ｒ＋ｏは前述と同様に配線工程において選択的
に挿入されるものであり、挿入された時はこのゲート内
で消費する電力は低下し、それと共にスピードも低下す
る。
に挿入されるものであり、挿入された時はこのゲート内
で消費する電力は低下し、それと共にスピードも低下す
る。
すなわち、第２図において本発明の実施例におけるセル
の各ゲートが論理演算スピードを速く要求される場合に
は第２図においてはＲ’ｌ、Ｒ’２を付加し、スピード
を要求されない場合には、付加しない様に内Ｃ線工程で
おこなう。
の各ゲートが論理演算スピードを速く要求される場合に
は第２図においてはＲ’ｌ、Ｒ’２を付加し、スピード
を要求されない場合には、付加しない様に内Ｃ線工程で
おこなう。
同様に第４図においては、スピードを要求されない場合
には抵抗Ｒ１゜を挿入し、スピードを要求される場合に
は抵抗Ｒ１゜を挿入しないように配線工程でおこなう。
には抵抗Ｒ１゜を挿入し、スピードを要求される場合に
は抵抗Ｒ１゜を挿入しないように配線工程でおこなう。
これはスピードを要求しない場合の低消費電力化をおこ
なうためになされるものである。
なうためになされるものである。
第５図はアウトプットバッファセルＯＢ Ｕ Ｆ２内の
１ゲートの回路図を示す。この回路は第２図に示したイ
ンターナルセルの１ゲートの回路図の抵抗Ｒ３、Ｒ４を
除いたものである。この時出力００尺、０６０尺は外部
回路に出力するものであり、ポンディングパッドに接続
される。
１ゲートの回路図を示す。この回路は第２図に示したイ
ンターナルセルの１ゲートの回路図の抵抗Ｒ３、Ｒ４を
除いたものである。この時出力００尺、０６０尺は外部
回路に出力するものであり、ポンディングパッドに接続
される。
第５図に示した回路は１人力であるが、トランジスタＴ
３を複数接続することによって多久力のケートとなり、
その場合の回路がアウトブソトハソファ○ＢＵＦＩの１
ゲートに対応する。
３を複数接続することによって多久力のケートとなり、
その場合の回路がアウトブソトハソファ○ＢＵＦＩの１
ゲートに対応する。
すなわち、複数のトランジスタＴ３のコレクタが共通に
接続され、さらにエミッタも共通に接続・され、その複
数のトランジスタＴ３のコレクタが共通に接続され、そ
の複数のトランジスタＴ３のベースが入力となるのであ
る。アウトプソ１−ハソファ０ＢＵＦＩは前述の第５図
に示した回路のトランジスタＴ３が複数有す為ものを１
ケ一ト回路として複数ゲート回路を有する。この回路は
第２図に禾した回路と同様の回路であり、機能的には全
く同じ１ある。
接続され、さらにエミッタも共通に接続・され、その複
数のトランジスタＴ３のコレクタが共通に接続され、そ
の複数のトランジスタＴ３のベースが入力となるのであ
る。アウトプソ１−ハソファ０ＢＵＦＩは前述の第５図
に示した回路のトランジスタＴ３が複数有す為ものを１
ケ一ト回路として複数ゲート回路を有する。この回路は
第２図に禾した回路と同様の回路であり、機能的には全
く同じ１ある。
さらに、第５図の回路におけるトランジスタは負荷抵抗
即ち終端抵抗が接続される。この終端抵抗は２５Ω、５
０Ω、 １００Ωと低く、５ｏΩ等の場合にはそれを完
全にドライブできるトランジスタでなくてはならない。
即ち終端抵抗が接続される。この終端抵抗は２５Ω、５
０Ω、 １００Ωと低く、５ｏΩ等の場合にはそれを完
全にドライブできるトランジスタでなくてはならない。
第６図は前述の終端抵抗をドライブするトランジスタＴ
Ｉ、Ｔ５のドライブ容量を可変するためのパターン図を
示す。ボンディングパソＰ’ Ｐ Ａ １は外部に５０
Ωが接続される端子であり、２個の１−ランシスタより
なるエリアＨのそれぞれのエミノ夕が配線パターンＬ５
０によって接続されている。
Ｉ、Ｔ５のドライブ容量を可変するためのパターン図を
示す。ボンディングパソＰ’ Ｐ Ａ １は外部に５０
Ωが接続される端子であり、２個の１−ランシスタより
なるエリアＨのそれぞれのエミノ夕が配線パターンＬ５
０によって接続されている。
また、ボンディングパノドＰＡ２は外部に１００Ωが接
続される端子であり、２個のトランジスタより成るエリ
アの１個のトランジスタのエミツタが配線パターンＬ１
００によって接続されている。図示しないが例えば２５
Ωの場合には同様に４個のトランジスタが接続される。
続される端子であり、２個のトランジスタより成るエリ
アの１個のトランジスタのエミツタが配線パターンＬ１
００によって接続されている。図示しないが例えば２５
Ωの場合には同様に４個のトランジスタが接続される。
この接続は終端用抵抗の値によって決るものであり、そ
の値によって配線工程時に選択的にその数が決定する。
の値によって配線工程時に選択的にその数が決定する。
本発明の実施例はすべてＥＣＬを用いたがこれはＥＣＬ
に限らず例えばＣＭＯ５等のｆｃにも応用できる。
に限らず例えばＣＭＯ５等のｆｃにも応用できる。
（７）発明の効果
以上述べたように本発明によれば、配線工程によって終
端抵抗値が選択でき、さらに配線工程によって論理機能
が変えられるアウトプットバッファを有するＥＣＬマス
タースライスゲートアレーＩＣを得ることができる。さ
らに配線工程によってインターナルセルの論理スピード
や消費電力をも選択できる。
端抵抗値が選択でき、さらに配線工程によって論理機能
が変えられるアウトプットバッファを有するＥＣＬマス
タースライスゲートアレーＩＣを得ることができる。さ
らに配線工程によってインターナルセルの論理スピード
や消費電力をも選択できる。
第１図は本発明の実施例のセル構成図、第２、第４図は
インターナルセルの回路構成図、第３図は第２図の回路
構成図の配線パターン図、第５図はアウトプットバッフ
ァセルの回路構成図、第６図はアウトプットバッファの
出力トランジスタの配線パターン図である。 １・・・チップ ＴＮＴ・・・インターナルセル
０ＢＵＦ １．２・・・アウトプットバッファセル
Ｔ１〜Ｔ５・・・トランジスタＲ１〜Ｒ４、ＲＩ
ｏ、ＲＩ、Ｒ２・・・抵抗特許出願人 富士通株式会
社 代理人弁理士 検量 宏四部 第１痢 劣 ２１刀 に４３ 図 ＶＢＢ 第 ４ 図 纂 ５ 刀 第６ １・Ｂ Ｉ’ｌの表小 １１１′）和Ｓ ＆ ’ｌ’ ｆ！；ｌ’ｌ’！！１第
５５Ｆ３５．？昌・１ 代 珪 人 ｆｌ
所 神１・用県用崎市中ハ；１１＜ ｌ：＋ｌ・１１
１１１１１０１５番地本願明細書第１２頁第２行目の「
第２、」を「第２図および」と補正する。
インターナルセルの回路構成図、第３図は第２図の回路
構成図の配線パターン図、第５図はアウトプットバッフ
ァセルの回路構成図、第６図はアウトプットバッファの
出力トランジスタの配線パターン図である。 １・・・チップ ＴＮＴ・・・インターナルセル
０ＢＵＦ １．２・・・アウトプットバッファセル
Ｔ１〜Ｔ５・・・トランジスタＲ１〜Ｒ４、ＲＩ
ｏ、ＲＩ、Ｒ２・・・抵抗特許出願人 富士通株式会
社 代理人弁理士 検量 宏四部 第１痢 劣 ２１刀 に４３ 図 ＶＢＢ 第 ４ 図 纂 ５ 刀 第６ １・Ｂ Ｉ’ｌの表小 １１１′）和Ｓ ＆ ’ｌ’ ｆ！；ｌ’ｌ’！！１第
５５Ｆ３５．？昌・１ 代 珪 人 ｆｌ
所 神１・用県用崎市中ハ；１１＜ ｌ：＋ｌ・１１
１１１１１０１５番地本願明細書第１２頁第２行目の「
第２、」を「第２図および」と補正する。
Claims (3)
- （１） チッての中央領域に設けられた複数の内部セル
と、該内部セルの周囲に設けられ、該内部セルからの信
号の論理を取る論理機能と、該内部セルからの信号を該
チップ外に伝達する機能を有する第１の出力バンファセ
ルと、該内部セルの周囲に設けられ、内部セルからの信
号を該チップ外に伝達する機能のみを有する第２の出力
バンファセルとを有することを特徴とする集積回路装置
。 - （２） 該内部セルはエミ・７タが共通接続された一対
のトランジスタを有するゲートを含むことを特徴とする
特許請求の範囲第１項記載の集積回路装置。 - （３） 該複数の内部セルは該チップの矩形領域内に配
置され、該第１の出力バンファセルは該矩形領域の対向
する一対の辺に沿って配置され、該第２の出カバソファ
セルは該矩形領域の対向する他の一対の辺に沿って配置
されてなることを特徴とする特許請求の範囲第１項記載
の集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055853A JPS59181642A (ja) | 1983-03-31 | 1983-03-31 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055853A JPS59181642A (ja) | 1983-03-31 | 1983-03-31 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59181642A true JPS59181642A (ja) | 1984-10-16 |
| JPH0580829B2 JPH0580829B2 (ja) | 1993-11-10 |
Family
ID=13010604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58055853A Granted JPS59181642A (ja) | 1983-03-31 | 1983-03-31 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59181642A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03218668A (ja) * | 1989-11-24 | 1991-09-26 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493376A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
-
1983
- 1983-03-31 JP JP58055853A patent/JPS59181642A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493376A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03218668A (ja) * | 1989-11-24 | 1991-09-26 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0580829B2 (ja) | 1993-11-10 |
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