JPS58213448A - 負荷駆動方式 - Google Patents
負荷駆動方式Info
- Publication number
- JPS58213448A JPS58213448A JP9613382A JP9613382A JPS58213448A JP S58213448 A JPS58213448 A JP S58213448A JP 9613382 A JP9613382 A JP 9613382A JP 9613382 A JP9613382 A JP 9613382A JP S58213448 A JPS58213448 A JP S58213448A
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- JP
- Japan
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- outputs
- lsi
- signal transmission
- lsis
- logic circuits
- Prior art date
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- Granted
Links
- 230000008054 signal transmission Effects 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims description 22
- 238000007796 conventional method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の対象
本発明は、マスタスライス法で作られる集積回路によっ
て複数の負荷を駆動する方式（１関する。
て複数の負荷を駆動する方式（１関する。
従来技術
マスタスライス法で作られる、大規模集積回路（ＬＳＩ
と略記する）で複数の負荷を駆動するための従来方式を
、第１図ないし第８図によって説明する。
と略記する）で複数の負荷を駆動するための従来方式を
、第１図ないし第８図によって説明する。
各図におい′〔、■はプリント配線板等を便りた論理パ
ッケージであり、１１．１２．１３は論理パッケージｌ
に実装されたＬＳＩである。Ｌ Ｓ Ｉ １１は駆動源
となるＬＳＩ７ｔｂす、ＬＳＩ１２，１３はその負荷と
なるＬＳＩである。
ッケージであり、１１．１２．１３は論理パッケージｌ
に実装されたＬＳＩである。Ｌ Ｓ Ｉ １１は駆動源
となるＬＳＩ７ｔｂす、ＬＳＩ１２，１３はその負荷と
なるＬＳＩである。
ｍ１図の場合、ＬＳＩＩＩ内の論理回路１１ａの出力が
接続されたピンは、１本の信号伝送線路１００によって
、ＬＳＩ１２内の論理回路１２ｍの人力が接続８れたピ
／と、ＬＳＩ１Ｂ内の＠理回路１３ａの人力が接続され
たビンに、−＊ ＝ｉｉｉ゛き的に順に結線され、いわ
ゆる直列配線方式となっている。２１は信号伝送線路１
００に対する終端抵抗である。
接続されたピンは、１本の信号伝送線路１００によって
、ＬＳＩ１２内の論理回路１２ｍの人力が接続８れたピ
／と、ＬＳＩ１Ｂ内の＠理回路１３ａの人力が接続され
たビンに、−＊ ＝ｉｉｉ゛き的に順に結線され、いわ
ゆる直列配線方式となっている。２１は信号伝送線路１
００に対する終端抵抗である。
第１図の様な負荷駆動方式では、凶から明らかなよう；
；、信号伝送線路１００が回り道をした分だけり、８１
１３の論理回路１３ａが遅れて駆動されること４二なる
。この様な刷り道による係号遅延は、エミッタ結合形論
理回路等の高速性能を狙った論理パッケージでは無視で
きない要因となることが多い。
；、信号伝送線路１００が回り道をした分だけり、８１
１３の論理回路１３ａが遅れて駆動されること４二なる
。この様な刷り道による係号遅延は、エミッタ結合形論
理回路等の高速性能を狙った論理パッケージでは無視で
きない要因となることが多い。
第２図の場合は、ＬＳｌｌｉ内の別々の論理回路１１ａ
、１ｌｂ（入力は同じ信号が与えられる）の出力をＬＳ
Ｉ１１より別々のビジで引き出し、各ビンを別々の信号
伝送線路１０１と１０２によってＬＳＩ１３と１２に結
線する。２２．２３はそれぞれ信号伝送線路１０１．１
０２に対する終端抵抗である。
、１ｌｂ（入力は同じ信号が与えられる）の出力をＬＳ
Ｉ１１より別々のビジで引き出し、各ビンを別々の信号
伝送線路１０１と１０２によってＬＳＩ１３と１２に結
線する。２２．２３はそれぞれ信号伝送線路１０１．１
０２に対する終端抵抗である。
この方式の場合、各負荷ＬＳ１１２．１３と駆動源ＬＳ
ＩＩＩとを最短距離で結線することができるため、第１
図の方式におけるような回り道による信号遅延を回避で
きる。しかしそ、の反面、負荷毎に１本のビンをＬＳＩ
ＩＩに設けなけれはならず、ＬＳＩＩＩのピン数が増加
するという不都合がある。
ＩＩＩとを最短距離で結線することができるため、第１
図の方式におけるような回り道による信号遅延を回避で
きる。しかしそ、の反面、負荷毎に１本のビンをＬＳＩ
ＩＩに設けなけれはならず、ＬＳＩＩＩのピン数が増加
するという不都合がある。
これは、集積度の高いＬＳＩの設計上、極めて不利であ
る。
る。
第８図に示す方式は、ＬＳｌｌｉ内の１つの論理回路１
１ｃの出力ピンにＬ Ｓ Ｉ １３と１２の結線用の信
号伝送線路１０２．１０８を共通ζ＝接続するものであ
る。この方式は、第１図の方式の欠点と第２図の方式の
欠点を解消できる。しかし、信号源となる論理回路１１
ｃは負荷の数に見合った大きな電流で駆動できるもので
なければない。ところがマスタスライス法によるＬＳＩ
においては、そのような大電流駆動の可能な特殊な論理
回路を任意の場所に設置することは一般に困難であり、
第８図の方式はＬＳＩＩＩの設計に支障を来すことが多
いという別の問題ｂｔある。
１ｃの出力ピンにＬ Ｓ Ｉ １３と１２の結線用の信
号伝送線路１０２．１０８を共通ζ＝接続するものであ
る。この方式は、第１図の方式の欠点と第２図の方式の
欠点を解消できる。しかし、信号源となる論理回路１１
ｃは負荷の数に見合った大きな電流で駆動できるもので
なければない。ところがマスタスライス法によるＬＳＩ
においては、そのような大電流駆動の可能な特殊な論理
回路を任意の場所に設置することは一般に困難であり、
第８図の方式はＬＳＩＩＩの設計に支障を来すことが多
いという別の問題ｂｔある。
発明の目的
本発明の目的は、前述した様な従来方式の欠点を解消し
、マスタスライス法によるＬＳＩで複数の負荷を駆動す
る場合に好適な負荷駆動方式を提供するにある。
、マスタスライス法によるＬＳＩで複数の負荷を駆動す
る場合に好適な負荷駆動方式を提供するにある。
本発明の負荷駆動方式は、マスタスライスＬＳＩ内”の
入出力条件の同じ複数個の論理回路の入力同士と出力同
士をそれぞれ結線し、この結線した出力を共通のビンに
より該ＬＳＩの外部へ以き出し、このビンと各負荷とを
それぞれ独立した信号伝送線路にて可及的に短い距離で
接続し、各負荷を駆動するものである。
入出力条件の同じ複数個の論理回路の入力同士と出力同
士をそれぞれ結線し、この結線した出力を共通のビンに
より該ＬＳＩの外部へ以き出し、このビンと各負荷とを
それぞれ独立した信号伝送線路にて可及的に短い距離で
接続し、各負荷を駆動するものである。
例えばエミッタ結合形論理回路の場合、その出力回路は
エミッタフォロワであり、複数の論理回路の出力を結線
できる。本発明は、このような複数の論理回路に同一の
入力信号を与えて、実質的に複数の信号伝送線路を同時
に駆動できる１つの論理回路として動かせることにより
、第８図の方式の欠点を解消するものである。また本発
明によれば、第８図の方式の利点であるピン数の減少、
および信号伝送の高速化をそのまま活かすことができる
ことは明らかである。
エミッタフォロワであり、複数の論理回路の出力を結線
できる。本発明は、このような複数の論理回路に同一の
入力信号を与えて、実質的に複数の信号伝送線路を同時
に駆動できる１つの論理回路として動かせることにより
、第８図の方式の欠点を解消するものである。また本発
明によれば、第８図の方式の利点であるピン数の減少、
および信号伝送の高速化をそのまま活かすことができる
ことは明らかである。
発明つ実施例
負荷が２つの場合の一実施例について第４図により説明
する。なお、第４図において、第１図ないし第８図と同
等部分は同符号を付し、説明に代える。
する。なお、第４図において、第１図ないし第８図と同
等部分は同符号を付し、説明に代える。
駆動源となるＬＳｌｌｉ内の入出力条件の同じエミッタ
結合形論理回路ｌｉｄ、ｌｉｅは、人力同士が結線され
て同じ入力信号が与えられる。したがって、論理回路ｌ
ｉｄ、ｌｉｅの出力は同時に同じ方向（同じ極性）に変
化する。論理回路ｌｉｄ、ｌｉｅの出力同士は結線され
、共通のビンによりＬＳＩＩＩの外部に引き出される。
結合形論理回路ｌｉｄ、ｌｉｅは、人力同士が結線され
て同じ入力信号が与えられる。したがって、論理回路ｌ
ｉｄ、ｌｉｅの出力は同時に同じ方向（同じ極性）に変
化する。論理回路ｌｉｄ、ｌｉｅの出力同士は結線され
、共通のビンによりＬＳＩＩＩの外部に引き出される。
このビンに、負荷ＬＳ１１３と１２への信号伝送線路１
０２′と１０８が接続される。
０２′と１０８が接続される。
負荷！、 Ｓ Ｉ １２．１３の駆動には、論理回路ｌ
ｉｄ。
ｉｄ。
１．１６の出力の接続されたビンよ９、通常の信号伝送
線路（終端抵抗が１個の信号伝送線路）の場合の約２倍
の電流を流し出さねばならないが、論理回路ｌｉｄ、ｌ
ｉｅのそれぞれが受は持つべき電流値は通常の信号伝送
線路の場合と同じでよい。したがって、論理回路ｌｉｄ
、ｌｉｅのそれぞれの出力回路を特別なものにする必要
はない。その結果、ＬＳＩ１１をマスタスライス法で設
計・製造する上で、第３図の従来方式におけるような問
題は起らない。
線路（終端抵抗が１個の信号伝送線路）の場合の約２倍
の電流を流し出さねばならないが、論理回路ｌｉｄ、ｌ
ｉｅのそれぞれが受は持つべき電流値は通常の信号伝送
線路の場合と同じでよい。したがって、論理回路ｌｉｄ
、ｌｉｅのそれぞれの出力回路を特別なものにする必要
はない。その結果、ＬＳＩ１１をマスタスライス法で設
計・製造する上で、第３図の従来方式におけるような問
題は起らない。
各負荷への信号伝送は別々の信号伝送線路１０２゜１０
８によって最短距離で行なうことができるから、第１図
の従来方式におけるような回り道による信号遅れも防止
できる。
８によって最短距離で行なうことができるから、第１図
の従来方式におけるような回り道による信号遅れも防止
できる。
また、論理回路ｌｉｄ、１１６の出力は共通の１本のビ
ンより引き出されるので、第２図の従来方式よりＬＳｌ
ｌｉのピン数を減らすことができる。
ンより引き出されるので、第２図の従来方式よりＬＳｌ
ｌｉのピン数を減らすことができる。
なお、負荷が８つ以上の場合は、必要な駆動電流の大き
さに見合う数の論理回路（Ｌ Ｓ Ｉ １１内）の人力
同士と出力同士とをそれぞれ結線し、結線した出力を共
通′めピンによりＬ Ｓ Ｉ １１の外部へ引き出す。
さに見合う数の論理回路（Ｌ Ｓ Ｉ １１内）の人力
同士と出力同士とをそれぞれ結線し、結線した出力を共
通′めピンによりＬ Ｓ Ｉ １１の外部へ引き出す。
そして、このピンと各負荷とを別々の信号伝送語路にて
最短距離で結線する。勿論、各信号伝送線路は終端する
。
最短距離で結線する。勿論、各信号伝送線路は終端する
。
発明の効果
以上に詳述したように、本発明によれば、従来方式にお
ける諸欠点を解消した負荷駆動方式を提供できる効果が
得られる。
ける諸欠点を解消した負荷駆動方式を提供できる効果が
得られる。
第１図ないし第８図は従来の別異の負荷駆動方式を説明
するための概略結果図、第４図は本発明による負荷駆動
方式の一実施例を説明するための概略結線図である。 １・・・論理Ｉζツケージ、１１．１２．１３・・・Ｌ
ＳＩ、１１ｄ、 １１ｅ・−Ｌｓ Ｉｌｌ内の論理回路
、２２．２３・・・終端抵抗、１０２．１０３・・・信
号伝送線路。 第３図 ２４図
するための概略結果図、第４図は本発明による負荷駆動
方式の一実施例を説明するための概略結線図である。 １・・・論理Ｉζツケージ、１１．１２．１３・・・Ｌ
ＳＩ、１１ｄ、 １１ｅ・−Ｌｓ Ｉｌｌ内の論理回路
、２２．２３・・・終端抵抗、１０２．１０３・・・信
号伝送線路。 第３図 ２４図
Claims (1)
- １１） マスタスライス法で作られる集積回路（＝よ
って複数の負荷を駆動する方式において、上記集積回路
内で入出力条件の同じ複数個の論理回路の入力同士と出
力同士をそれぞれ結線し、この結線された出力を共通の
ピン（二より該集積回路の外部へ引き出し、該ビンと上
記の各負荷とをそれぞれ独立し７た信号伝送線路にて可
及的に短い距離で接続することを特徴とする負荷駆動方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9613382A JPS58213448A (ja) | 1982-06-07 | 1982-06-07 | 負荷駆動方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9613382A JPS58213448A (ja) | 1982-06-07 | 1982-06-07 | 負荷駆動方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58213448A true JPS58213448A (ja) | 1983-12-12 |
| JPH0587987B2 JPH0587987B2 (ja) | 1993-12-20 |
Family
ID=14156888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9613382A Granted JPS58213448A (ja) | 1982-06-07 | 1982-06-07 | 負荷駆動方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58213448A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51146195A (en) * | 1975-06-11 | 1976-12-15 | Fujitsu Ltd | Diode device |
| JPS5363877A (en) * | 1976-11-18 | 1978-06-07 | Fujitsu Ltd | Production of semiconductor device |
| JPS5690548A (en) * | 1979-11-20 | 1981-07-22 | Fujitsu Ltd | Manufacture of semiconductor device by master slice system |
| JPS57211248A (en) * | 1981-06-22 | 1982-12-25 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1982
- 1982-06-07 JP JP9613382A patent/JPS58213448A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51146195A (en) * | 1975-06-11 | 1976-12-15 | Fujitsu Ltd | Diode device |
| JPS5363877A (en) * | 1976-11-18 | 1978-06-07 | Fujitsu Ltd | Production of semiconductor device |
| JPS5690548A (en) * | 1979-11-20 | 1981-07-22 | Fujitsu Ltd | Manufacture of semiconductor device by master slice system |
| JPS57211248A (en) * | 1981-06-22 | 1982-12-25 | Hitachi Ltd | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0587987B2 (ja) | 1993-12-20 |
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