JPS5919433A - Ｅｃｌ集積回路装置 - Google Patents
Ｅｃｌ集積回路装置Info
- Publication number
- JPS5919433A JPS5919433A JP12754982A JP12754982A JPS5919433A JP S5919433 A JPS5919433 A JP S5919433A JP 12754982 A JP12754982 A JP 12754982A JP 12754982 A JP12754982 A JP 12754982A JP S5919433 A JPS5919433 A JP S5919433A
- Authority
- JP
- Japan
- Prior art keywords
- ecl
- gate
- wire
- terminating resistor
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ
Ｌｏｇｉｃ）集積回路装置に関する。
Ｌｏｇｉｃ）集積回路装置に関する。
従来より、エミッタフォロワ出力トランジスタを有する
ＥＣＬゲートは、そのゲートのエミッタ７オロワ出力ト
ランジスタのエミッタに、終端抵抗を用いるものであっ
た。したがって、ゲート間での信号伝送は５送端終端方
式のものとなる。
ＥＣＬゲートは、そのゲートのエミッタ７オロワ出力ト
ランジスタのエミッタに、終端抵抗を用いるものであっ
た。したがって、ゲート間での信号伝送は５送端終端方
式のものとなる。
この送端終端方式のもとでは、その高速動作化に伴なっ
て、次のような問題の生じることが本願発明者の研究に
よって明らかにされた。
て、次のような問題の生じることが本願発明者の研究に
よって明らかにされた。
すなわち、送端終端方式の下では、信号伝送路長（配線
長）や、ファンアウト数による負荷の相違によって、信
号伝播遅延時間ｔｐｄ が変化し、受信側において波形
が歪んでしまうため、論理設計が難しくなる。
長）や、ファンアウト数による負荷の相違によって、信
号伝播遅延時間ｔｐｄ が変化し、受信側において波形
が歪んでしまうため、論理設計が難しくなる。
例えば、比較的長い配線長で結ばれた２つのゲ）Ｇｔ
、Ｇｔの中間の信号を受ける別のゲートＧ、を設けた
場合、伝送路において生じる反射波等の影響を受けて、
上記時間ｔｐｄ に従ってゲートＧｓの入カレペルがそ
のロジックスレッショルド電圧付近で、階段状に立ち上
るので、その出力に細いパルス性のノイズが発生して、
誤動作の原因になる。特に高速ゲートでは、上記ノイズ
に応答するため、誤動作してしまう虞れが大きい。そし
て、上記配線長、及びそのファンアウト数は、所望の論
理機能に従って、様々な組み合せとなるので論理設計が
極めて難しくなる。
、Ｇｔの中間の信号を受ける別のゲートＧ、を設けた
場合、伝送路において生じる反射波等の影響を受けて、
上記時間ｔｐｄ に従ってゲートＧｓの入カレペルがそ
のロジックスレッショルド電圧付近で、階段状に立ち上
るので、その出力に細いパルス性のノイズが発生して、
誤動作の原因になる。特に高速ゲートでは、上記ノイズ
に応答するため、誤動作してしまう虞れが大きい。そし
て、上記配線長、及びそのファンアウト数は、所望の論
理機能に従って、様々な組み合せとなるので論理設計が
極めて難しくなる。
この発明の目的は、論理設計を容易にしたＥＣＬ集積回
路装置を提供することにある。
路装置を提供することにある。
この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。
になるであろう。
以下、この発明を実施例とともに詳細に説明する。
第２図には、この発明の一実施例の回路図が示されてい
る。
る。
ＥＣＬゲーグー′、は、特に制限されないが、論理ブロ
ックを構成する差動トランジスタＱＩ、Ｑ１と、その共
通エミッタに設けられた定電流源Ｉ。
ックを構成する差動トランジスタＱＩ、Ｑ１と、その共
通エミッタに設けられた定電流源Ｉ。
と、上記トランジスタＱｓ 、Ｑｔのコレクタにそれ
ぞれ設けられた負荷抵抗Ｒ，，Ｒ，と、エミッタフォロ
ワ出力トランジスタＱ、とで構成される。
ぞれ設けられた負荷抵抗Ｒ，，Ｒ，と、エミッタフォロ
ワ出力トランジスタＱ、とで構成される。
上記トランジスタＱ、ベースには、入力信号ＩＮが印加
され、トランジスタＱ、のベースにはロジックスレッシ
ョルド電圧としての基準電圧■ｒｅｆが印加される。他
のＥＣＬゲーグー、、Ｇｓ も同様な構成であるので、
その説明を省略する。
され、トランジスタＱ、のベースにはロジックスレッシ
ョルド電圧としての基準電圧■ｒｅｆが印加される。他
のＥＣＬゲーグー、、Ｇｓ も同様な構成であるので、
その説明を省略する。
この実施例では、各ＥＣＬゲーグー Ｇ ｔ ないしＧ
３の入力側に、受端終端抵抗Ｒ３、Ｒａ 、Ｒｏがそ
れぞれ用意されている。
３の入力側に、受端終端抵抗Ｒ３、Ｒａ 、Ｒｏがそ
れぞれ用意されている。
例えば、上記ゲートＧ−とＧ’２及びＧ３とを結ぶ配線
形が短かくて、送信側の出力トランジスタＱ３から見た
負荷が軽い場合には、一方の受信側ゲートＧ−の終端抵
抗Ｒ６が配線形に接続され、他方のグー）Ｇ’ｓの終端
抵抗Ｒ０は、開放されたままとする。このような結線は
、尚業者において周知のマスタースライス方式によシ行
なわれる。
形が短かくて、送信側の出力トランジスタＱ３から見た
負荷が軽い場合には、一方の受信側ゲートＧ−の終端抵
抗Ｒ６が配線形に接続され、他方のグー）Ｇ’ｓの終端
抵抗Ｒ０は、開放されたままとする。このような結線は
、尚業者において周知のマスタースライス方式によシ行
なわれる。
なお、特に制限されないが、この実施例では上記配線形
についても、上記マスタースライス方式によ多形成され
る。
についても、上記マスタースライス方式によ多形成され
る。
また、第３図の実施例回路に示すように、上記同様なゲ
ートＧ′、ないしＧ−からなる回路において、配線形が
長く、送信側の出力トランジスタから見た負荷が重い場
合には、両ゲートＧ、、Ｇｌの終端抵抗Ｒｅ 、Ｒｅ
の双方とも配線形に接続する。
ートＧ′、ないしＧ−からなる回路において、配線形が
長く、送信側の出力トランジスタから見た負荷が重い場
合には、両ゲートＧ、、Ｇｌの終端抵抗Ｒｅ 、Ｒｅ
の双方とも配線形に接続する。
このようにすると、上記出力トランジスタからの駆動電
流が第２図の実施例の場合に比べて、２倍の電流２１と
大きくなって、その駆動能力の向上によシ信号伝播遅延
時間ｔｐａ の劣化を防止する。
流が第２図の実施例の場合に比べて、２倍の電流２１と
大きくなって、その駆動能力の向上によシ信号伝播遅延
時間ｔｐａ の劣化を防止する。
さらに、配線長ｌが短くても、そのファンアウト数が多
くて、送信側の出力トランジスタから見た負荷が重い場
合には、多数の受信側のゲートの終端抵抗を適尚に接続
して、上記出力トランジスタの駆動能力を大きくするも
のである。
くて、送信側の出力トランジスタから見た負荷が重い場
合には、多数の受信側のゲートの終端抵抗を適尚に接続
して、上記出力トランジスタの駆動能力を大きくするも
のである。
このように、配線長、ファンアウト数に従ってその配線
の終端抵抗を最適に選ぶことによって。
の終端抵抗を最適に選ぶことによって。
信号伝播遅延時間ｔｐａ による信号の劣化（歪）を防
止できるから、論理設計が容易になる。％に高速ＥＣＬ
ゲートでは、上記信号の劣化の影響を受は易いから、そ
の効果が大きい。
止できるから、論理設計が容易になる。％に高速ＥＣＬ
ゲートでは、上記信号の劣化の影響を受は易いから、そ
の効果が大きい。
さらに、駆動電流がその配線構成、ファンアウト数に従
って最適に設定できるため、従来の固定駆動電流による
信号伝送方式に比べて、低消費電力化を図ることができ
る。すなわち、固定電流による信号伝送方式では、最も
重い負荷に合せて、その電流設定を行なう必要があるか
らである。
って最適に設定できるため、従来の固定駆動電流による
信号伝送方式に比べて、低消費電力化を図ることができ
る。すなわち、固定電流による信号伝送方式では、最も
重い負荷に合せて、その電流設定を行なう必要があるか
らである。
この発明は、前記実施例に限定されない。
終端抵抗の接続についてのみ、マスタースライス方式を
採用するものであってもよい。また、終端抵抗は、各ゲ
ートについて、マスタースライス方式により、直列又は
並列形態となる複数の終端抵抗を用意しておくものであ
ってもよい。この場合には、よシ合理的な終端抵抗値の
設定、言い換えれば、駆動電流の設定を行なうことがで
きる。
採用するものであってもよい。また、終端抵抗は、各ゲ
ートについて、マスタースライス方式により、直列又は
並列形態となる複数の終端抵抗を用意しておくものであ
ってもよい。この場合には、よシ合理的な終端抵抗値の
設定、言い換えれば、駆動電流の設定を行なうことがで
きる。
この発明は、ＥＣＬ論理ゲート回路を含む半導体集積回
路装置に広く利用することができる。
路装置に広く利用することができる。
第１図は従来技術の一例を示す回路図、第２図はこの発
明の一実施例を示す回路図。 第３図はこの発明の他の一実施例を示す回路図である。
明の一実施例を示す回路図。 第３図はこの発明の他の一実施例を示す回路図である。
Claims (1)
- 【特許請求の範囲】 １、 エミッタフォロワ出力トランジスタを有する複数
のＥＣＬゲートと、上記各ＥＣＬゲートの入力端子側に
それぞれ用意された受端終端用抵抗とを含み、上記ＥＣ
ＬＣ−ゲート間号伝送路における負荷に応じて、マスタ
ースライス方式によシ。 上記受端終端用抵抗を選択的にその信号伝送路に接続す
るものとしたことを特徴とするＥＣＬ集積回路装置。 ２、上記信号伝送路は、マスタースライス方式によシ形
成されるものであることを特徴とする特許請求の範囲第
１項記載のＥＣＬ集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12754982A JPS5919433A (ja) | 1982-07-23 | 1982-07-23 | Ｅｃｌ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12754982A JPS5919433A (ja) | 1982-07-23 | 1982-07-23 | Ｅｃｌ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5919433A true JPS5919433A (ja) | 1984-01-31 |
Family
ID=14962752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12754982A Pending JPS5919433A (ja) | 1982-07-23 | 1982-07-23 | Ｅｃｌ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5919433A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04268819A (ja) * | 1991-02-22 | 1992-09-24 | Nec Ic Microcomput Syst Ltd | Ｅｃｌ集積回路装置 |
-
1982
- 1982-07-23 JP JP12754982A patent/JPS5919433A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04268819A (ja) * | 1991-02-22 | 1992-09-24 | Nec Ic Microcomput Syst Ltd | Ｅｃｌ集積回路装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0608786B1 (en) | Very low voltage inter-chip CMOS logic signaling for large numbers of high-speed output lines each associated with large capacitive loads | |
| US5592104A (en) | Output buffer having transmission gate and isolated supply terminals | |
| JPH0750573A (ja) | バッファ回路、極性決定回路、およびプログラマブルアレイ論理装置 | |
| JP2535082B2 (ja) | 双極性相補形金属酸化物半導体出力駆動回路 | |
| EP0196113B1 (en) | Tri-state buffer circuit | |
| US5652528A (en) | Transceiver circuit and method of transmitting a signal which uses an output transistor to send data and assist in pulling up a bus | |
| JPS59117343A (ja) | １ゲ−ト遅延を有する出力マルチプレクサ | |
| JPS5919433A (ja) | Ｅｃｌ集積回路装置 | |
| JP3878285B2 (ja) | 半導体装置の信号ライン駆動回路 | |
| JPH03267815A (ja) | 回路素子 | |
| US5530401A (en) | Single source differential circuit | |
| US5903167A (en) | High speed CMOS bus transmitter and receiver | |
| JPS60187130A (ja) | デイジタル論理ゲ−ト回路 | |
| US6426654B2 (en) | Signal transmission circuit on semiconductor integrated circuit chip | |
| JPS60500355A (ja) | 伝送線相互接続を用いるｃｍｏｓ回路 | |
| JP2535081B2 (ja) | 出力駆動回路 | |
| JPS6094740A (ja) | マスタ−スライスｉｃ | |
| JPH0341818A (ja) | バッファ回路 | |
| Blood | Interfacing with MECL 10,000 Integrated Circuits | |
| JP2690109B2 (ja) | 入力回路 | |
| JP2811744B2 (ja) | 半導体集積回路 | |
| JPH0127612B2 (ja) | ||
| JPS61269529A (ja) | 論理集積回路 | |
| JPH06103693B2 (ja) | 半導体装置 | |
| JPH05265949A (ja) | 集積回路装置 |