JPH0587987B2 - - Google Patents
Info
- Publication number
- JPH0587987B2 JPH0587987B2 JP57096133A JP9613382A JPH0587987B2 JP H0587987 B2 JPH0587987 B2 JP H0587987B2 JP 57096133 A JP57096133 A JP 57096133A JP 9613382 A JP9613382 A JP 9613382A JP H0587987 B2 JPH0587987 B2 JP H0587987B2
- Authority
- JP
- Japan
- Prior art keywords
- lsi
- signal transmission
- pin
- outputs
- load
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 claims description 22
- 230000008054 signal transmission Effects 0.000 claims description 19
- 238000007796 conventional method Methods 0.000 description 4
- 230000001934 delay Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Electronic Switches (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
発明の対象
本発明は、マスタスライス法で作られる集積回
路によつて複数の負荷を駆動する方式に関する。
路によつて複数の負荷を駆動する方式に関する。
従来技術
マスタスライス法で作られる大規模集積回路
（LSIと略記する）で複数の負荷を駆動するため
の従来方式を、第１図ないし第３図によつて説明
する。
（LSIと略記する）で複数の負荷を駆動するため
の従来方式を、第１図ないし第３図によつて説明
する。
各図において、１はプリント配線板等を使つた
論理パツケージであり、１１，１２，１３は論理
パツケージ１に実装されたLSIである。LSI１１
は駆動源となるLSIであり、LSI１２，１３はそ
の負荷となるLSIである。
論理パツケージであり、１１，１２，１３は論理
パツケージ１に実装されたLSIである。LSI１１
は駆動源となるLSIであり、LSI１２，１３はそ
の負荷となるLSIである。
第１図の場合、LSI１１内の論理回路１１ａの
出力が接続されたピンは、１本の信号伝送線路１
００によつて、LSI１２内の論理回路１２ａの入
力が接続されたピンと、LSI１３内の論理回路１
３ａの入力が接続されたピンに、一筆書き的に順
に結線され、いわゆる直列配線方式となつてい
る。２１は信号伝送線路１００に対する終端抵抗
である。
出力が接続されたピンは、１本の信号伝送線路１
００によつて、LSI１２内の論理回路１２ａの入
力が接続されたピンと、LSI１３内の論理回路１
３ａの入力が接続されたピンに、一筆書き的に順
に結線され、いわゆる直列配線方式となつてい
る。２１は信号伝送線路１００に対する終端抵抗
である。
第１図の様な負荷駆動方式では、図から明らか
なように、信号伝送線路１００が回り道をした分
だけLSI１３の論理回路１３ａが遅れて駆動され
ることになる。この様な回り道による信号遅延
は、エミツタ結合形論理回路等の高速性能を狙つ
た論理パツケージでは無視できない要因となるこ
とが多い。
なように、信号伝送線路１００が回り道をした分
だけLSI１３の論理回路１３ａが遅れて駆動され
ることになる。この様な回り道による信号遅延
は、エミツタ結合形論理回路等の高速性能を狙つ
た論理パツケージでは無視できない要因となるこ
とが多い。
第２図の場合は、LSI１１内の別々の論理回路
１１ａ，１１ｂ（入力は同じ信号が与えられる）
の出力をLSI１１より別々のピンで引き出し、各
ピンを別々の信号伝送線路１０１と１０２によつ
てLSI１３と１２に結線する。２２，２３はそれ
ぞれ信号伝送線路１０１，１０２に対する終端抵
抗である。
１１ａ，１１ｂ（入力は同じ信号が与えられる）
の出力をLSI１１より別々のピンで引き出し、各
ピンを別々の信号伝送線路１０１と１０２によつ
てLSI１３と１２に結線する。２２，２３はそれ
ぞれ信号伝送線路１０１，１０２に対する終端抵
抗である。
この方式の場合、各負荷LSI１２，１３と駆動
源LSI１１とを最短距離で結線することができる
ため、第１図の方式におけるような回り道による
信号遅延を回避できる。しかしその反面、負荷毎
に１本のピンをLSI１１に設けなければならず、
LSI１１のピン数が増加するという不都合があ
る。これは、集積度の高いLSIの設計上、極めて
不利である。
源LSI１１とを最短距離で結線することができる
ため、第１図の方式におけるような回り道による
信号遅延を回避できる。しかしその反面、負荷毎
に１本のピンをLSI１１に設けなければならず、
LSI１１のピン数が増加するという不都合があ
る。これは、集積度の高いLSIの設計上、極めて
不利である。
第３図に示す方式は、LSI１１内の１つの論理
回路１１ｃの出力ピンにLSI１３と１２の結線用
の信号伝送線路１０２，１０３を共通に接続する
ものである。この方式は、第１図の方式の欠点と
第２図の方式の欠点を解消できる。しかし、信号
源となる論理回路１１ｃは負荷の数に見合つた大
きな電流で駆動できるものでなければならない。
ところがマスタスライス法によるLSIにおいて
は、そのような大電流駆動の可能な特殊な論理回
路を任意の場所に設置することは一般に困難であ
り、第３図の方式はLSIの設計に支障を来すこと
が多いという別の問題がある。
回路１１ｃの出力ピンにLSI１３と１２の結線用
の信号伝送線路１０２，１０３を共通に接続する
ものである。この方式は、第１図の方式の欠点と
第２図の方式の欠点を解消できる。しかし、信号
源となる論理回路１１ｃは負荷の数に見合つた大
きな電流で駆動できるものでなければならない。
ところがマスタスライス法によるLSIにおいて
は、そのような大電流駆動の可能な特殊な論理回
路を任意の場所に設置することは一般に困難であ
り、第３図の方式はLSIの設計に支障を来すこと
が多いという別の問題がある。
発明の目的
本発明の目的は、前述した様な従来方式の欠点
を解消し、マスタスライス法によるLSIで複数の
負荷を駆動する場合に好適な負荷駆動方式を提供
するにある。
を解消し、マスタスライス法によるLSIで複数の
負荷を駆動する場合に好適な負荷駆動方式を提供
するにある。
発明の総括的説明
本発明の負荷駆動方式は、マスタスライスLSI
内の入出力条件の同じ複数個の論理回路の入力同
士と出力同士をそれぞれ結線し、この結線した出
力を共通のピンにより該LSIの外部へ以き出し、
このピンと各負荷とをそれぞれ独立した信号伝送
線路にて可及的に短い距離で接続し、各負荷を駆
動するものである。
内の入出力条件の同じ複数個の論理回路の入力同
士と出力同士をそれぞれ結線し、この結線した出
力を共通のピンにより該LSIの外部へ以き出し、
このピンと各負荷とをそれぞれ独立した信号伝送
線路にて可及的に短い距離で接続し、各負荷を駆
動するものである。
例えばエミツタ結合形論理回路の場合、その出
力回路はエミツタフオロワであり、複数の論理回
路の出力を結線できる。本発明は、このような複
数の論理回路に同一の入力信号を与えて、実質的
に複数の信号伝送線路を同時に駆動できる１つの
論理回路として働かせることにより、第３図の方
式の欠点を解消するものである。また本発明によ
れば、第３図の方式の利点であるピン数の減少、
および信号伝送の高速化をそのまま活かすことが
できることは明らかである。
力回路はエミツタフオロワであり、複数の論理回
路の出力を結線できる。本発明は、このような複
数の論理回路に同一の入力信号を与えて、実質的
に複数の信号伝送線路を同時に駆動できる１つの
論理回路として働かせることにより、第３図の方
式の欠点を解消するものである。また本発明によ
れば、第３図の方式の利点であるピン数の減少、
および信号伝送の高速化をそのまま活かすことが
できることは明らかである。
発明の実施例
負荷が２つの場合の一実施例について第４図に
より説明する。なお、第４図において、第１図な
いし第３図と同等部分は同符号を付し、説明に代
える。
より説明する。なお、第４図において、第１図な
いし第３図と同等部分は同符号を付し、説明に代
える。
駆動源となるLSI１１内の入出力条件の同じエ
ミツタ結合形論理回路１１ｄ，１１ｅは、入力同
士が結線されて同じ入力信号が与えられる。した
がつて、論理回路１１ｄ，１１ｅの出力は同時に
同じ方向（同じ極性）に変化する。論理回路１１
ｄ，１１ｅの出力同士は結線され、共通のピンに
よりLSI１１の外部に引き出される。このピン
に、負荷LSI１３と１２への信号伝送線路１０２
と１０３が接続される。
ミツタ結合形論理回路１１ｄ，１１ｅは、入力同
士が結線されて同じ入力信号が与えられる。した
がつて、論理回路１１ｄ，１１ｅの出力は同時に
同じ方向（同じ極性）に変化する。論理回路１１
ｄ，１１ｅの出力同士は結線され、共通のピンに
よりLSI１１の外部に引き出される。このピン
に、負荷LSI１３と１２への信号伝送線路１０２
と１０３が接続される。
負荷LSI１２，１３の駆動には、論理回路１１
ｄ，１１ｅの出力の接続されたピンより、通常の
信号伝送線路（終端抵抗が１個の信号伝送線路）
の場合の約２倍の電流を流し出さねばならない
が、論理回路１１ｄ，１１ｅのそれぞれが受け持
つべき電流値は通常の信号伝送線路の場合と同じ
でよい。したがつて、論理回路１１ｄ，１１ｅの
それぞれの出力回路を特別なものにする必要はな
い。その結果、LSI１１をマスタスライス法で設
計・製造する上で、第３図の従来方式におけるよ
うな問題は起らない。
ｄ，１１ｅの出力の接続されたピンより、通常の
信号伝送線路（終端抵抗が１個の信号伝送線路）
の場合の約２倍の電流を流し出さねばならない
が、論理回路１１ｄ，１１ｅのそれぞれが受け持
つべき電流値は通常の信号伝送線路の場合と同じ
でよい。したがつて、論理回路１１ｄ，１１ｅの
それぞれの出力回路を特別なものにする必要はな
い。その結果、LSI１１をマスタスライス法で設
計・製造する上で、第３図の従来方式におけるよ
うな問題は起らない。
各負荷への信号伝送は別々の信号伝送線路１０
２，１０３によつて最短距離で行なうことができ
るから、第１図の従来方式におけるような回り道
による信号遅れも防止できる。
２，１０３によつて最短距離で行なうことができ
るから、第１図の従来方式におけるような回り道
による信号遅れも防止できる。
また、論理回路１１ｄ，１１ｅの出力は共通の
１本のピンより引き出されるので、第２図の従来
方式よりLSI１１のピン数を減らすことができ
る。
１本のピンより引き出されるので、第２図の従来
方式よりLSI１１のピン数を減らすことができ
る。
なお、負荷が３つ以上の場合は、必要な駆動電
流の大きさに見合う数の論理回路（LSI１１内）
の入力同士と出力同士とをそれぞれ結線し、結線
した出力を共通のピンによりLSI１１の外部へ引
き出す。そして、このピンと各負荷とを別々の信
号伝送結路にて最短距離で結線する。勿論、各信
号伝送線路は終端する。
流の大きさに見合う数の論理回路（LSI１１内）
の入力同士と出力同士とをそれぞれ結線し、結線
した出力を共通のピンによりLSI１１の外部へ引
き出す。そして、このピンと各負荷とを別々の信
号伝送結路にて最短距離で結線する。勿論、各信
号伝送線路は終端する。
発明の効果
以上に詳述したように、本発明によれば、従来
方式における諸欠点を解消した負荷駆動方式を提
供できる効果が得られる。
方式における諸欠点を解消した負荷駆動方式を提
供できる効果が得られる。
第１図ないし第３図は従来の別異の負荷駆動方
式を説明するための概略結果図、第４図は本発明
による負荷駆動方式の一実施例を説明するための
概略結線図である。 １……論理パツケージ、１１，１２，１３……
LSI、１１ｄ，１１ｅ……LSI１１内の論理回路、
２２，２３……終端抵抗、１０２，１０３……信
号伝送線路。
式を説明するための概略結果図、第４図は本発明
による負荷駆動方式の一実施例を説明するための
概略結線図である。 １……論理パツケージ、１１，１２，１３……
LSI、１１ｄ，１１ｅ……LSI１１内の論理回路、
２２，２３……終端抵抗、１０２，１０３……信
号伝送線路。
Claims (1)
- 【特許請求の範囲】 １ マスタスライス法で作られるエミツタ結合形
論理回路LSIによつて該LSI外部の複数の負荷を
駆動する方式において、 上記LSI内で入出力条件の同じエミツタ結合形
論理回路を該LSI外部の終端抵抗の数に応じた複
数個用意し、該複数個のエミツタ結合形論理回路
の入力同士と出力同士をそれぞれ結線し、この結
線された出力を共通のピンにより該LSIの外部へ
引き出し、該ピンと上記各負荷とをそれぞれ独立
した信号伝送路にて接続し、各負荷の地点に設け
られた終端抵抗にてそれぞれの信号伝送路が終端
をすることを特徴とする負荷駆動方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9613382A JPS58213448A (ja) | 1982-06-07 | 1982-06-07 | 負荷駆動方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9613382A JPS58213448A (ja) | 1982-06-07 | 1982-06-07 | 負荷駆動方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58213448A JPS58213448A (ja) | 1983-12-12 |
| JPH0587987B2 true JPH0587987B2 (ja) | 1993-12-20 |
Family
ID=14156888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9613382A Granted JPS58213448A (ja) | 1982-06-07 | 1982-06-07 | 負荷駆動方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58213448A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51146195A (en) * | 1975-06-11 | 1976-12-15 | Fujitsu Ltd | Diode device |
| JPS5363877A (en) * | 1976-11-18 | 1978-06-07 | Fujitsu Ltd | Production of semiconductor device |
| JPS5690548A (en) * | 1979-11-20 | 1981-07-22 | Fujitsu Ltd | Manufacture of semiconductor device by master slice system |
| JPS57211248A (en) * | 1981-06-22 | 1982-12-25 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1982
- 1982-06-07 JP JP9613382A patent/JPS58213448A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51146195A (en) * | 1975-06-11 | 1976-12-15 | Fujitsu Ltd | Diode device |
| JPS5363877A (en) * | 1976-11-18 | 1978-06-07 | Fujitsu Ltd | Production of semiconductor device |
| JPS5690548A (en) * | 1979-11-20 | 1981-07-22 | Fujitsu Ltd | Manufacture of semiconductor device by master slice system |
| JPS57211248A (en) * | 1981-06-22 | 1982-12-25 | Hitachi Ltd | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58213448A (ja) | 1983-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1257342A (en) | Integrated logic circuit incorporating a module which generates a control signal that cancels switching noise | |
| JPH0584924B2 (ja) | ||
| JP2786390B2 (ja) | 半導体装置 | |
| GB1586140A (en) | Logic circuits incorporating a dual function input | |
| US4682058A (en) | Three-state logic circuit for wire-ORing to a data bus | |
| JPH0587987B2 (ja) | ||
| US4355246A (en) | Transistor-transistor logic circuit | |
| US6417688B1 (en) | Method and apparatus for implementing a highly robust, fast, and economical five load bus topology based on bit mirroring and a well terminated transmission environment | |
| JPH0241867Y2 (ja) | ||
| JP2001102914A (ja) | 双方向信号制御回路 | |
| JP2560558B2 (ja) | パッケージ誤実装時の排他制御方式 | |
| JPS5919433A (ja) | Ｅｃｌ集積回路装置 | |
| JPH04259147A (ja) | データ信号伝送方式 | |
| JPH05304461A (ja) | 半導体集積回路 | |
| JPH052439A (ja) | 半導体集積回路 | |
| JPS61269529A (ja) | 論理集積回路 | |
| JPS624343A (ja) | マスタ−スライス型半導体集積回路装置 | |
| JP2605062Y2 (ja) | 双方向平衡伝送回路 | |
| JP2904851B2 (ja) | 半導体集積回路装置の入・出力セル | |
| JPS6126252B2 (ja) | ||
| JPS5844822A (ja) | Ｃｍｌ相互接続回路 | |
| JPH02174257A (ja) | Ｃｍｏｓ集積回路装置 | |
| JPS6136947A (ja) | 半導体装置 | |
| JPH05347610A (ja) | バスインターフェース回路 | |
| JPH11163716A (ja) | 差動論理を使用したデジタル回路のための回路装置 |