JP2693448B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2693448B2 JP2693448B2 JP62197297A JP19729787A JP2693448B2 JP 2693448 B2 JP2693448 B2 JP 2693448B2 JP 62197297 A JP62197297 A JP 62197297A JP 19729787 A JP19729787 A JP 19729787A JP 2693448 B2 JP2693448 B2 JP 2693448B2
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- JP
- Japan
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- wiring
- cell
- logic
- area
- buffer
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- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は、あらかじめ用意された論理セルを自動配
置して論理ゲート領域を形成し、さらに該論理セルを配
線領域を使って自動配線を行ない設計する論理回路にお
いて、該論理ゲート領域に配線通過用領域（スルーセ
ル）として配線が通過するための論理をもたないセル領
域と、配線がバッファーを介して通過する領域を有する
ことを特徴とする半導体集積回路に関する。 （従来の技術） ゲートアレイ方式及びスタンダードセル方式等の設計
方式においては列状の論理ゲート領域と配線領域を有
し、論理ゲート群をあらかじめ用意し、所望の論理回路
を実現するために必要な種類、個数の該論理ゲートを該
論理ゲート領域に自動配置し、さらに該配線領域を使っ
て該論理ゲートの自動配線を行なっている。しかし、回
路が大規模になるに従い、該配線領域のみを使って所望
の回路を実現することが困難になるため、論理ゲートか
ら、１つまたは複数の論理ゲート列をはさんだ論理ゲー
トへ配線するために、論理ゲート列内に配線だけを通す
ための領域であるスルーセルを有している。 従来は、ゲートアレイ方式においては、スルーセル
は、基本セル上に論理を実現するための回路を置かない
領域であり、基本セル上に論理を実現するための回路を
置いてあるマクロセルの間に、マクロセル配置時に適当
な手法により挿入されており、マクロセルからマクロセ
ルへの配線を行なうために利用される。また、スタンダ
ードセル方式においては、スルーセルは、配線時にある
セルから論理ゲート列をはさんだセルに配線するため
に、十分な領域がない場合、適宜挿入されている。 この様にスルーセルは配線を通すためだけの領域とし
て使われてきた。しかし、すべてのゲートについて必ず
しも最適の配置、配線が行なわれる訳ではないので、あ
る配線について非常に配線長が長くなり、それに伴ない
遅延が大きくなったり、信号波形がなまるという問題が
生じる。 第２図はゲートアレイにおける例を示している。論理
セル２と３を結ぶ配線１はそれぞれスルーセル41,51を
通して、チップの右端からチップのほぼ左端まで到達し
ている。この様に自動配置・配線においては接続すべき
論理セルが遠くに置かれ、その結果配線１の様な非常に
長い配線が生じるという問題があった。 （発明が解決しようとする問題点） 適当な手法により自動で並べられた論理セルを、配線
領域、論理セル領域のうちの配線可能領域及びスルーセ
ルを使って自動配線し所望の論理回路を実現する設計方
式において、すべての論理セルについて必らずしも最適
化されたセル配置が成されている訳ではないため、配線
が長くなり、それに伴なう遅延、信号波形のなまりが生
じるという問題があった。 本発明は、この問題点を解決するもので、従来配線を
通すのみを目的として使用していたスルーセルを必要に
応じてバッファーに置き換えることで、配線長を短く
し、それにより演算速度を速めること及び信号波形のな
まりを防ぐことを目的とする。 〔発明の構成〕 （問題点を解決するための手段） 本発明は、論理ゲートを自動配置し、さらに該論理ゲ
ートを自動配線して所望の回路を得る半導体集積回路に
おいて、配線長が長いことにより生ずる、遅延、信号波
形のなまり等を解決するものである。従来の、自動配
置、配線により得られた論理回路において、配線長が長
く、クリィティカルパスとなりそうな配線、波形のなま
りを生じる恐れのある配線等の問題のある配線におい
て、ゲートアレイについては、その通過しているスルー
セルをあらかじめ用意したバッファーセルに置き換える
ことで得られる。また、スタンダードセルにおいては、
該配線の途中に、適当なバッファーセルを挿入すること
で得られる。 （作用） バッファーセルは、従来のスルーセルと同様の大きさ
で実現することが可能であるため、従来の配置、配線を
行なった後に全体の配置及び配線に影響を与えることな
く、本発明のバッファーセルをスルーセルと置き換える
ことが可能である。 本発明のバッファーセル１つで、１本の配線を最大1/
2にすることが可能である。第２図において論理セル８
と９を結ぶ配線７のほぼ中点にあるスルーセル10を第１
図におけるバッファーセル６に変えると該配線は第１図
における配線71と72に分割され、各々の配線長は第２図
における配線７の約半分になる。スルーセル10とバッフ
ァー６の大きさは同じにすることが可能なので、チップ
全体の配置・配線をやり直す必要はない。 （実施例） 第１図にゲートアレイ方式における本発明の実施例を
示す。 第２図において、チップを横切る論理セル２と３を結ぶ
配線１が通過するスルーセル41をバッファー４に置き換
える。配線１はバッファー４で配線11と12に分割され
る。分割したい配線の分割したい地点の近で、該配線が
スルーセルを通過していない場合でもその地点の近くの
スルーセルをバッファーセルに置き換え該配線を結ぶこ
とで、本発明の実施が可能である。 スタンダードセル方式においても同様に、配線長が長
いためにクリティカルパスになると考えられる配線や、
なまりが生じると考えられる配線について、適当な箇所
にバッファーセルを挿入し結線することにより同様の効
果が得られる。 第３図にバッファーセルの実施例について示す。本発
明の実施のためにあらかじめ用意しておくバッファーセ
ルは、第３図（ａ）のバッファーのみを含むセル１種に
とどまらず、第３図（ｂ）に示すバッファーと配線とを
含むセル、第３図（ｃ）に示す大きさの異なるセル等何
種類かを用意し、最適なセルを選ぶことにより、さらに
効果を高めることができる。 〔発明の効果〕 あらかじめ用意された論理セルを自動配置・配線して
所望の論理回路を得る半導体集積回路において、本発明
を実施することにより、配線長が長すぎるために起こる
信号の遅延及び信号波形のなまりを防ぐことが可能とな
る。また、本発明は、従来の自動配置・配線を行なった
後、回路全体の配置・配線をやりなおすことなく実施す
ることが可能である。
置して論理ゲート領域を形成し、さらに該論理セルを配
線領域を使って自動配線を行ない設計する論理回路にお
いて、該論理ゲート領域に配線通過用領域（スルーセ
ル）として配線が通過するための論理をもたないセル領
域と、配線がバッファーを介して通過する領域を有する
ことを特徴とする半導体集積回路に関する。 （従来の技術） ゲートアレイ方式及びスタンダードセル方式等の設計
方式においては列状の論理ゲート領域と配線領域を有
し、論理ゲート群をあらかじめ用意し、所望の論理回路
を実現するために必要な種類、個数の該論理ゲートを該
論理ゲート領域に自動配置し、さらに該配線領域を使っ
て該論理ゲートの自動配線を行なっている。しかし、回
路が大規模になるに従い、該配線領域のみを使って所望
の回路を実現することが困難になるため、論理ゲートか
ら、１つまたは複数の論理ゲート列をはさんだ論理ゲー
トへ配線するために、論理ゲート列内に配線だけを通す
ための領域であるスルーセルを有している。 従来は、ゲートアレイ方式においては、スルーセル
は、基本セル上に論理を実現するための回路を置かない
領域であり、基本セル上に論理を実現するための回路を
置いてあるマクロセルの間に、マクロセル配置時に適当
な手法により挿入されており、マクロセルからマクロセ
ルへの配線を行なうために利用される。また、スタンダ
ードセル方式においては、スルーセルは、配線時にある
セルから論理ゲート列をはさんだセルに配線するため
に、十分な領域がない場合、適宜挿入されている。 この様にスルーセルは配線を通すためだけの領域とし
て使われてきた。しかし、すべてのゲートについて必ず
しも最適の配置、配線が行なわれる訳ではないので、あ
る配線について非常に配線長が長くなり、それに伴ない
遅延が大きくなったり、信号波形がなまるという問題が
生じる。 第２図はゲートアレイにおける例を示している。論理
セル２と３を結ぶ配線１はそれぞれスルーセル41,51を
通して、チップの右端からチップのほぼ左端まで到達し
ている。この様に自動配置・配線においては接続すべき
論理セルが遠くに置かれ、その結果配線１の様な非常に
長い配線が生じるという問題があった。 （発明が解決しようとする問題点） 適当な手法により自動で並べられた論理セルを、配線
領域、論理セル領域のうちの配線可能領域及びスルーセ
ルを使って自動配線し所望の論理回路を実現する設計方
式において、すべての論理セルについて必らずしも最適
化されたセル配置が成されている訳ではないため、配線
が長くなり、それに伴なう遅延、信号波形のなまりが生
じるという問題があった。 本発明は、この問題点を解決するもので、従来配線を
通すのみを目的として使用していたスルーセルを必要に
応じてバッファーに置き換えることで、配線長を短く
し、それにより演算速度を速めること及び信号波形のな
まりを防ぐことを目的とする。 〔発明の構成〕 （問題点を解決するための手段） 本発明は、論理ゲートを自動配置し、さらに該論理ゲ
ートを自動配線して所望の回路を得る半導体集積回路に
おいて、配線長が長いことにより生ずる、遅延、信号波
形のなまり等を解決するものである。従来の、自動配
置、配線により得られた論理回路において、配線長が長
く、クリィティカルパスとなりそうな配線、波形のなま
りを生じる恐れのある配線等の問題のある配線におい
て、ゲートアレイについては、その通過しているスルー
セルをあらかじめ用意したバッファーセルに置き換える
ことで得られる。また、スタンダードセルにおいては、
該配線の途中に、適当なバッファーセルを挿入すること
で得られる。 （作用） バッファーセルは、従来のスルーセルと同様の大きさ
で実現することが可能であるため、従来の配置、配線を
行なった後に全体の配置及び配線に影響を与えることな
く、本発明のバッファーセルをスルーセルと置き換える
ことが可能である。 本発明のバッファーセル１つで、１本の配線を最大1/
2にすることが可能である。第２図において論理セル８
と９を結ぶ配線７のほぼ中点にあるスルーセル10を第１
図におけるバッファーセル６に変えると該配線は第１図
における配線71と72に分割され、各々の配線長は第２図
における配線７の約半分になる。スルーセル10とバッフ
ァー６の大きさは同じにすることが可能なので、チップ
全体の配置・配線をやり直す必要はない。 （実施例） 第１図にゲートアレイ方式における本発明の実施例を
示す。 第２図において、チップを横切る論理セル２と３を結ぶ
配線１が通過するスルーセル41をバッファー４に置き換
える。配線１はバッファー４で配線11と12に分割され
る。分割したい配線の分割したい地点の近で、該配線が
スルーセルを通過していない場合でもその地点の近くの
スルーセルをバッファーセルに置き換え該配線を結ぶこ
とで、本発明の実施が可能である。 スタンダードセル方式においても同様に、配線長が長
いためにクリティカルパスになると考えられる配線や、
なまりが生じると考えられる配線について、適当な箇所
にバッファーセルを挿入し結線することにより同様の効
果が得られる。 第３図にバッファーセルの実施例について示す。本発
明の実施のためにあらかじめ用意しておくバッファーセ
ルは、第３図（ａ）のバッファーのみを含むセル１種に
とどまらず、第３図（ｂ）に示すバッファーと配線とを
含むセル、第３図（ｃ）に示す大きさの異なるセル等何
種類かを用意し、最適なセルを選ぶことにより、さらに
効果を高めることができる。 〔発明の効果〕 あらかじめ用意された論理セルを自動配置・配線して
所望の論理回路を得る半導体集積回路において、本発明
を実施することにより、配線長が長すぎるために起こる
信号の遅延及び信号波形のなまりを防ぐことが可能とな
る。また、本発明は、従来の自動配置・配線を行なった
後、回路全体の配置・配線をやりなおすことなく実施す
ることが可能である。
【図面の簡単な説明】
第１図は本発明の実施例を示す回路図、第２図は従来の
実施例を示す回路図、第３図は本発明において、スルー
セルと置換または挿入するバッファーセルの実施例を示
す回路図である。 ５……論理セル列,2,3,8,9……論理セル,4,6……バッフ
ァーセル,41,10……スルーセル,1,7,11,12,71,72……配
線。
実施例を示す回路図、第３図は本発明において、スルー
セルと置換または挿入するバッファーセルの実施例を示
す回路図である。 ５……論理セル列,2,3,8,9……論理セル,4,6……バッフ
ァーセル,41,10……スルーセル,1,7,11,12,71,72……配
線。
Claims (1)
- (57)【特許請求の範囲】 １．あらかじめ用意された論理セルを列状に自動配置し
て論理ゲート領域を形成した後、さらに該自動配置され
た列状の論理セルを配線領域を使って自動配線を行うこ
とで設計する論理回路において、該論理ゲート領域に論
理セル領域、配線通過用領域として配線が通過するのみ
のスルーセル領域、及び配線が接続されるバッファー領
域とが備えられ、前記自動配線される配線のうち相対的
に長い配線は前記バッファー領域を中間に介して接続さ
れたことを特徴とする半導体集積回路。 ２．前記バッファー領域は前記スルーセル領域の一部を
置き換えて設けられたことを特徴とする特許請求の範囲
第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62197297A JP2693448B2 (ja) | 1987-08-08 | 1987-08-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62197297A JP2693448B2 (ja) | 1987-08-08 | 1987-08-08 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6442146A JPS6442146A (en) | 1989-02-14 |
| JP2693448B2 true JP2693448B2 (ja) | 1997-12-24 |
Family
ID=16372118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62197297A Expired - Lifetime JP2693448B2 (ja) | 1987-08-08 | 1987-08-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2693448B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2673046B2 (ja) * | 1991-01-31 | 1997-11-05 | 株式会社日立製作所 | 半導体集積回路配線方法 |
| CN1230919C (zh) | 1994-06-02 | 2005-12-07 | 株式会社半导体能源研究所 | 有源矩阵显示器和电光元件 |
| JP2004228164A (ja) | 2003-01-20 | 2004-08-12 | Toshiba Corp | 半導体集積回路及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57190343A (en) * | 1981-05-20 | 1982-11-22 | Hitachi Ltd | Semiconductor integrated circuit |
| JPH0697688B2 (ja) * | 1985-09-11 | 1994-11-30 | 三菱電機株式会社 | 半導体集積回路装置 |
| JPS62140430A (ja) * | 1985-12-16 | 1987-06-24 | Toshiba Corp | 半導体集積回路の配線方法 |
-
1987
- 1987-08-08 JP JP62197297A patent/JP2693448B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6442146A (en) | 1989-02-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |