JP3068336B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3068336B2 JP3068336B2 JP4177844A JP17784492A JP3068336B2 JP 3068336 B2 JP3068336 B2 JP 3068336B2 JP 4177844 A JP4177844 A JP 4177844A JP 17784492 A JP17784492 A JP 17784492A JP 3068336 B2 JP3068336 B2 JP 3068336B2
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- semiconductor integrated
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に複数の機能ブロックの組み合わせによって構成され
る半導体集積回路に関する。
特に複数の機能ブロックの組み合わせによって構成され
る半導体集積回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路は、図４の（ａ）
に機能ブロック配置図の一例を示す様に、複数の機能ブ
ロックＢ１，Ｂ２，Ｂ３により構成されている。各機能
ブロックＢ１，Ｂ２，Ｂ３は、チップ６上に空き領域を
発生させない様に複雑な形状をもち、製品開発の都度、
最適と思われる形状に変更されていた。
に機能ブロック配置図の一例を示す様に、複数の機能ブ
ロックＢ１，Ｂ２，Ｂ３により構成されている。各機能
ブロックＢ１，Ｂ２，Ｂ３は、チップ６上に空き領域を
発生させない様に複雑な形状をもち、製品開発の都度、
最適と思われる形状に変更されていた。
【０００３】
【発明が解決しようとする課題】半導体集積回路の開発
において、機能ブロック単位の流用設計は、頻繁に行わ
れる設計方法である。
において、機能ブロック単位の流用設計は、頻繁に行わ
れる設計方法である。
【０００４】このような従来の半導体集積回路を基に、
図４の（ｂ）に示すように、機能ブロックＢ１を削除
し、機能ブロックＢ４を他製品より流用して、新たな半
導体集積回路を開発する場合、単純な機能ブロックの置
き換えでは、チップ７上に素子の存在しない空き領域１
０が発生してしまう。この状態で、製品化を行なえば、
チップ７としての素子密度の低下に伴ない、チップコス
トの上昇を招く事となる。
図４の（ｂ）に示すように、機能ブロックＢ１を削除
し、機能ブロックＢ４を他製品より流用して、新たな半
導体集積回路を開発する場合、単純な機能ブロックの置
き換えでは、チップ７上に素子の存在しない空き領域１
０が発生してしまう。この状態で、製品化を行なえば、
チップ７としての素子密度の低下に伴ない、チップコス
トの上昇を招く事となる。
【０００５】又、空き領域１０を無くす為には、図４の
（ｃ）に示すように、機能ブロックＢ２を形状変更して
機能ブロックＢ２′とすれば長いが、開発コストがその
分、余計に必要になるという問題点があった。
（ｃ）に示すように、機能ブロックＢ２を形状変更して
機能ブロックＢ２′とすれば長いが、開発コストがその
分、余計に必要になるという問題点があった。
【０００６】本発明の目的は、前記問題点を解決し、流
用設計が短時間で行えるようにした半導体集積回路を提
供することにある。
用設計が短時間で行えるようにした半導体集積回路を提
供することにある。
【０００７】
【課題を解決するための手段】本発明の構成は、複数の
機能ブロックの組み合わせによってチップ上に構成され
る半導体集積回路において、前記機能ブロックの外形が
方形で、前記機能ブロックのうち複数種類の特定機能ブ
ロックの一辺の長さを、それ以外の機能ブロックの中で
最大のものの一辺の１／ｎ（ｎは２以上の自然数）にな
るように揃え、前記複数種類の特定機能ブロックを高さ
がほぼ等しくなるようにｎ列に分けｎ列の合計幅が前記
機能ブロックの中で最大のものの一辺の長さにほぼ等し
くなるように最大のものの一辺に合わせて配置された半
導体集積回路であって、前記複数種類の特定機能ブロッ
クはそれぞれ信号の入出力位置を揃え、同一列内に接し
て配置された他の特定機能ブロックと接して配置するだ
けで前記信号の結線が行えるようにした機能ブロックで
あることを特徴とする。
機能ブロックの組み合わせによってチップ上に構成され
る半導体集積回路において、前記機能ブロックの外形が
方形で、前記機能ブロックのうち複数種類の特定機能ブ
ロックの一辺の長さを、それ以外の機能ブロックの中で
最大のものの一辺の１／ｎ（ｎは２以上の自然数）にな
るように揃え、前記複数種類の特定機能ブロックを高さ
がほぼ等しくなるようにｎ列に分けｎ列の合計幅が前記
機能ブロックの中で最大のものの一辺の長さにほぼ等し
くなるように最大のものの一辺に合わせて配置された半
導体集積回路であって、前記複数種類の特定機能ブロッ
クはそれぞれ信号の入出力位置を揃え、同一列内に接し
て配置された他の特定機能ブロックと接して配置するだ
けで前記信号の結線が行えるようにした機能ブロックで
あることを特徴とする。
【０００８】
【実施例】まず、本発明と密接に関連した技術について
説明する。図１は、本発明の半導体集積回路と密接に関
連した関連技術例を示す平面図である。このうち（ｂ）
のチップ２は、（ａ）のチップ１の設計変更状態を示
す。図２は図１の機能ブロックを詳細に示した平面図で
ある。
説明する。図１は、本発明の半導体集積回路と密接に関
連した関連技術例を示す平面図である。このうち（ｂ）
のチップ２は、（ａ）のチップ１の設計変更状態を示
す。図２は図１の機能ブロックを詳細に示した平面図で
ある。
【０００９】図１の（ａ），（ｂ）で示される機能ブロ
ック配置は、ワンチップマイクロコンピュータのもので
ある。ここで、ブロックＣ１はＣＰＵ等の主要機能ブロ
ック、ブロックＡ１，Ａ２，Ａ３，Ａ４は、周辺機能ブ
ロックである。各機能ブロックＡ１〜Ａ４，Ｃ１の外形
は、長方形で一辺の長さを定めて設計されている。又各
周辺機能ブロックＡ１〜Ａ４は、図２に示す様に、主要
機能ブロックとの主なインターフェース信号を長さを定
めた辺の定位置からブロック３内を貫いて入出力する様
に設計されている。インターフェース信号としては、信
号Ａ，信号Ｂ，信号Ｃ，信号２の入出力信号があり、各
所定位置に定められる。
ック配置は、ワンチップマイクロコンピュータのもので
ある。ここで、ブロックＣ１はＣＰＵ等の主要機能ブロ
ック、ブロックＡ１，Ａ２，Ａ３，Ａ４は、周辺機能ブ
ロックである。各機能ブロックＡ１〜Ａ４，Ｃ１の外形
は、長方形で一辺の長さを定めて設計されている。又各
周辺機能ブロックＡ１〜Ａ４は、図２に示す様に、主要
機能ブロックとの主なインターフェース信号を長さを定
めた辺の定位置からブロック３内を貫いて入出力する様
に設計されている。インターフェース信号としては、信
号Ａ，信号Ｂ，信号Ｃ，信号２の入出力信号があり、各
所定位置に定められる。
【００１０】この様にして設計された、各機能ブロック
により構成される１チップマイクロコンピュータの機能
ブロック配置の一例が、図１の（ａ）であるが、各機能
ブロックＡ１，Ａ２，Ｃ１は、長さを定めた辺を合わせ
る様に配置される。
により構成される１チップマイクロコンピュータの機能
ブロック配置の一例が、図１の（ａ）であるが、各機能
ブロックＡ１，Ａ２，Ｃ１は、長さを定めた辺を合わせ
る様に配置される。
【００１１】ここで、周辺機能ブロックＡ１，Ａ２に対
する主な信号は、各周辺機能ブロックのつき合わされた
辺の同じ位置から、同じ信号が入出力されている為に、
極めて小規模な配線、又は各機能ブロックを接して配置
するだけで結線される。
する主な信号は、各周辺機能ブロックのつき合わされた
辺の同じ位置から、同じ信号が入出力されている為に、
極めて小規模な配線、又は各機能ブロックを接して配置
するだけで結線される。
【００１２】図１の（ａ）のマイクロコンピュータ用チ
ップ１から機能ブロックＡ１を削除し、新たにブロック
Ａ３，Ａ４を追加したものが、図１の（ｂ）のマイクロ
コンピュータ用チップ２である。追加した機能ブロック
Ａ３，Ａ４も、他の周辺機能ブロックと同様な構成であ
る為、ブロックの置き換えのみでも、チップ上に空き領
域は発生しない。
ップ１から機能ブロックＡ１を削除し、新たにブロック
Ａ３，Ａ４を追加したものが、図１の（ｂ）のマイクロ
コンピュータ用チップ２である。追加した機能ブロック
Ａ３，Ａ４も、他の周辺機能ブロックと同様な構成であ
る為、ブロックの置き換えのみでも、チップ上に空き領
域は発生しない。
【００１３】次に、本発明について図面を参照して説明
する。図３は、本発明の半導体集積回路の１実施例を示
す平面図である。
する。図３は、本発明の半導体集積回路の１実施例を示
す平面図である。
【００１４】図中ブロックＣ２は、主要機能ブロック、
ブロックＡ５，Ａ６，Ａ７，Ａ８，Ａ９，Ａ１０，Ａ１
１，Ａ１２は、周辺機能ブロックである。
ブロックＡ５，Ａ６，Ａ７，Ａ８，Ａ９，Ａ１０，Ａ１
１，Ａ１２は、周辺機能ブロックである。
【００１５】図１に示した関連技術例と異なるのは、周
辺機能ブロックを２列で配置する点である。周辺機能の
ブロック単位が、チップ４，５全体に対して小規模であ
る場合、図１の関連技術例の様なブロック配置を行なお
うとすると、各機能ブロックの厚みがとれず、素子配置
が困難なものとなってしまい、素子密度の低下につなが
りかねない。
辺機能ブロックを２列で配置する点である。周辺機能の
ブロック単位が、チップ４，５全体に対して小規模であ
る場合、図１の関連技術例の様なブロック配置を行なお
うとすると、各機能ブロックの厚みがとれず、素子配置
が困難なものとなってしまい、素子密度の低下につなが
りかねない。
【００１６】よって、本実施例の様に、周辺機能ブロッ
クを２列、ないしはそれ以上の数の列に分けてチップ上
に配置するように設計し、素子密度の低下を防ぐことが
できる。
クを２列、ないしはそれ以上の数の列に分けてチップ上
に配置するように設計し、素子密度の低下を防ぐことが
できる。
【００１７】図３の（ａ）のマイクロコンピュータ用チ
ップから機能ブロックＡ５を削除し、新たに、ブロック
Ａ１０，Ａ１１，Ａ１２を追加したものが、（ｂ）のマ
イクロコンピュータ用チップ５である。この際、２列あ
る周辺機能ブロックの、高さのバランスが崩れると、空
き領域が発生してしまう。
ップから機能ブロックＡ５を削除し、新たに、ブロック
Ａ１０，Ａ１１，Ａ１２を追加したものが、（ｂ）のマ
イクロコンピュータ用チップ５である。この際、２列あ
る周辺機能ブロックの、高さのバランスが崩れると、空
き領域が発生してしまう。
【００１８】本実施例の場合、機能ブロックＡ７を左側
の列に移動させ、ブロックＡ１０を左列にブロックＡ１
１，Ａ１２を右列にそれぞれ配置している。この場合
も、周辺機能ブロックの置き換えのみでも、チップ上に
空き領域は発生しない。尚本実施例においても、図２の
ブロックが用いられている。
の列に移動させ、ブロックＡ１０を左列にブロックＡ１
１，Ａ１２を右列にそれぞれ配置している。この場合
も、周辺機能ブロックの置き換えのみでも、チップ上に
空き領域は発生しない。尚本実施例においても、図２の
ブロックが用いられている。
【００１９】本実施例の半導体集積回路は、各機能ブロ
ックの外形が長方形で、製品毎に、搭載されたり、され
なかったりする機能ブロック群の一辺の長さを、全ての
製品に搭載される機能ブロック、又は各製品固有の機能
ブロックの一辺の１／ｎ（ｎは２以上の自然数）にほぼ
等しくする。例えば、ブロックＡ２の縦寸法はブロック
Ｃ１の半分、ブロックＡ１はブロックＣ１の１／３であ
る。
ックの外形が長方形で、製品毎に、搭載されたり、され
なかったりする機能ブロック群の一辺の長さを、全ての
製品に搭載される機能ブロック、又は各製品固有の機能
ブロックの一辺の１／ｎ（ｎは２以上の自然数）にほぼ
等しくする。例えば、ブロックＡ２の縦寸法はブロック
Ｃ１の半分、ブロックＡ１はブロックＣ１の１／３であ
る。
【００２０】又、製品毎に搭載されたり、されなかった
りする機能ブロック群同士を接続する信号の入出力位置
を、長さを定めた辺の一定位置に配置する。
りする機能ブロック群同士を接続する信号の入出力位置
を、長さを定めた辺の一定位置に配置する。
【００２１】
【発明の効果】以上説明した様に、本発明は、例えばワ
ンチップマイクロコンピュータの周辺機能ブロックの外
形を長方形とし、その一辺の長さを定めて設計すること
によって、製品展開に伴なう周辺機能ブロックの追加、
削除による素子密度の低下を機能ブロックの形状変更な
しに防ぐことができるという効果があり、また周辺機能
ブロックと主要機能ブロックとの主なインターフェース
信号をブロック外形の長さを定めた辺の定位置を貫く様
に入出力される事により、周辺機能ブロックに対する配
線のほとんどは、極めて小規模な配線又は周辺機能ブロ
ックを接して配置するだけで結線されるから、製品展開
時の配線工数を激減させると同時に、チップとしての素
子密度の低下に大きな影響を与える配線領域の増大を最
小限に防ぐという効果もある。
ンチップマイクロコンピュータの周辺機能ブロックの外
形を長方形とし、その一辺の長さを定めて設計すること
によって、製品展開に伴なう周辺機能ブロックの追加、
削除による素子密度の低下を機能ブロックの形状変更な
しに防ぐことができるという効果があり、また周辺機能
ブロックと主要機能ブロックとの主なインターフェース
信号をブロック外形の長さを定めた辺の定位置を貫く様
に入出力される事により、周辺機能ブロックに対する配
線のほとんどは、極めて小規模な配線又は周辺機能ブロ
ックを接して配置するだけで結線されるから、製品展開
時の配線工数を激減させると同時に、チップとしての素
子密度の低下に大きな影響を与える配線領域の増大を最
小限に防ぐという効果もある。
【図１】本発明の半導体集積回路と密接に関連した関連
技術例を示す平面図である。
技術例を示す平面図である。
【図２】図１に示した周辺機能ブロックの平面図であ
る。
る。
【図３】本発明の半導体集積回路の１実施例を示す平面
図である。
図である。
【図４】従来の半導体集積回路の例を示す平面図であ
る。
る。
Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６，Ａ７，Ａ８，Ａ
９，Ａ１０，Ａ１１，Ａ１２ 周辺機能ブロック Ｂ１，Ｂ２，Ｂ３，Ｂ４ 機能ブロック Ｂ２′ 形状変更を施したブロック Ｃ１，Ｃ２ ＣＰＵ等の主要機能ブロック
９，Ａ１０，Ａ１１，Ａ１２ 周辺機能ブロック Ｂ１，Ｂ２，Ｂ３，Ｂ４ 機能ブロック Ｂ２′ 形状変更を施したブロック Ｃ１，Ｃ２ ＣＰＵ等の主要機能ブロック
Claims (1)
- 【請求項１】 複数の機能ブロックの組み合わせによっ
てチップ上に構成される半導体集積回路において、前記
機能ブロックの外形が方形で、前記機能ブロックのうち
複数種類の特定機能ブロックの一辺の長さを、それ以外
の機能ブロックの中で最大のものの一辺の１／ｎ（ｎは
２以上の自然数）になるように揃え、前記複数種類の特
定機能ブロックを高さがほぼ等しくなるようにｎ列に分
けｎ列の合計幅が前記機能ブロックの中で最大のものの
一辺の長さにほぼ等しくなるように最大のものの一辺に
合わせて配置された半導体集積回路であって、前記複数
種類の特定機能ブロックはそれぞれ信号の入出力位置を
揃え、同一列内に接して配置された他の特定機能ブロッ
クと接して配置するだけで前記信号の結線が行えるよう
にした機能ブロックであることを特徴とする半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4177844A JP3068336B2 (ja) | 1992-07-06 | 1992-07-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4177844A JP3068336B2 (ja) | 1992-07-06 | 1992-07-06 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163815A JPH06163815A (ja) | 1994-06-10 |
| JP3068336B2 true JP3068336B2 (ja) | 2000-07-24 |
Family
ID=16038104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4177844A Expired - Fee Related JP3068336B2 (ja) | 1992-07-06 | 1992-07-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3068336B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3150020B2 (ja) * | 1993-09-03 | 2001-03-26 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| US7398482B2 (en) * | 2005-07-28 | 2008-07-08 | International Business Machines Corporation | Modular design method and apparatus |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1218104B (it) * | 1986-06-27 | 1990-04-12 | Sgs Microelettronica Spa | Metodo di progettazione di microcalcolatori integrati e microcalcolatore integrato a struttura modulare ottenuto con il metodo suddetto |
-
1992
- 1992-07-06 JP JP4177844A patent/JP3068336B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06163815A (ja) | 1994-06-10 |
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Legal Events
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