JPH0116016B2 - - Google Patents
Info
- Publication number
- JPH0116016B2 JPH0116016B2 JP54046847A JP4684779A JPH0116016B2 JP H0116016 B2 JPH0116016 B2 JP H0116016B2 JP 54046847 A JP54046847 A JP 54046847A JP 4684779 A JP4684779 A JP 4684779A JP H0116016 B2 JPH0116016 B2 JP H0116016B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- transistors
- circuit
- wiring
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000003491 array Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000002699 waste material Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、半導体大規模集積回路（以下、LSI
と略記）特に、マスタースライス形論理LSIに関
する。
と略記）特に、マスタースライス形論理LSIに関
する。
従来より、マスタースライス形論理LSIにおけ
るトランジスタ素子の配置は、それらの近傍に配
置された抵抗素子等を含む素子間の相互結線の組
み替えで構成しようとする論理回路の全てのタイ
プが実現できるように決められているが、この場
合の１例として、トランジスタの配置形状は、論
理回路の小単位（以下、回路ブロツクと記す）の
属性、例えば素子相互間結線のトポロジカルな違
いや、回路動作上の機能の違い、また、そこで使
用される素子数などに対応づけられた数個から多
い場合十数個の相対位置の確定したトランジスタ
群（以下トランジスタセルと記述）が１つの単位
となつて、この単位が、LSIの規模相応の数だけ
チツプ内に、一定のルールでくり返し配置され
る。ところが、一方、チツプ１個中の機能当りの
コストの点から見て、マスタースライスとして用
意されている全トランジスタ量のできるだけ多く
のものが自由に使用できるようなすなわち、トラ
ンジスタ使用率ができるだけ高くなるようなトラ
ンジスタの配置形状であることが好ましく、この
様な観点から、上記の１例を見た場合、任意の回
路ブロツクとマスタースライスとの対応はトラン
ジスタセルが１単位となつて付けられるため、回
路ブロツクを実現するに必要なトランジスタ数
が、トランジスタセル中のトランジスタ数の倍数
でない時は、その隔り分だけ使用することが困難
な、或いは使用不可能なトランジスタ（以下アキ
トランジスタと記す）が生じる。このため、第１
には、了めアキトランジスタがそれ相応の数だけ
生じることを承知した上で、マスタースライス基
板上で実現できる回路規模は、トランジスタセル
数の単位で決定せざるを得ない点と、第２にマス
タースライス基板上に用意されている全トランジ
スタ数に近い回路規模のものを実現しようとする
時には、全論理回路を、回路ブロツクに分割する
に際しトランジスタセル内トランジスタ数の倍数
を考慮しなければならず、或いは、チツプ上で隣
接する回路ブロツクの他の回路ブロツクとの組み
替え等で、アキトランジスタが少なくなるような
調整を必要とし、LSIの設計に相応の多くの労力
を要する、という点との２つの欠点があつた。
るトランジスタ素子の配置は、それらの近傍に配
置された抵抗素子等を含む素子間の相互結線の組
み替えで構成しようとする論理回路の全てのタイ
プが実現できるように決められているが、この場
合の１例として、トランジスタの配置形状は、論
理回路の小単位（以下、回路ブロツクと記す）の
属性、例えば素子相互間結線のトポロジカルな違
いや、回路動作上の機能の違い、また、そこで使
用される素子数などに対応づけられた数個から多
い場合十数個の相対位置の確定したトランジスタ
群（以下トランジスタセルと記述）が１つの単位
となつて、この単位が、LSIの規模相応の数だけ
チツプ内に、一定のルールでくり返し配置され
る。ところが、一方、チツプ１個中の機能当りの
コストの点から見て、マスタースライスとして用
意されている全トランジスタ量のできるだけ多く
のものが自由に使用できるようなすなわち、トラ
ンジスタ使用率ができるだけ高くなるようなトラ
ンジスタの配置形状であることが好ましく、この
様な観点から、上記の１例を見た場合、任意の回
路ブロツクとマスタースライスとの対応はトラン
ジスタセルが１単位となつて付けられるため、回
路ブロツクを実現するに必要なトランジスタ数
が、トランジスタセル中のトランジスタ数の倍数
でない時は、その隔り分だけ使用することが困難
な、或いは使用不可能なトランジスタ（以下アキ
トランジスタと記す）が生じる。このため、第１
には、了めアキトランジスタがそれ相応の数だけ
生じることを承知した上で、マスタースライス基
板上で実現できる回路規模は、トランジスタセル
数の単位で決定せざるを得ない点と、第２にマス
タースライス基板上に用意されている全トランジ
スタ数に近い回路規模のものを実現しようとする
時には、全論理回路を、回路ブロツクに分割する
に際しトランジスタセル内トランジスタ数の倍数
を考慮しなければならず、或いは、チツプ上で隣
接する回路ブロツクの他の回路ブロツクとの組み
替え等で、アキトランジスタが少なくなるような
調整を必要とし、LSIの設計に相応の多くの労力
を要する、という点との２つの欠点があつた。
さらに、これらの欠点は、LSIが大規模化され
るにつれ、第１の点については、平均的にほぼ一
定の割合でアキトランジスタが増えアキトランジ
スタの絶対数が、増加してゆく一方、第２の点に
ついては、規模の増加の割合以上により多くの設
計労力を要するようになり、これらの欠点は、ま
すます顕著に現われてくるようになつた。
るにつれ、第１の点については、平均的にほぼ一
定の割合でアキトランジスタが増えアキトランジ
スタの絶対数が、増加してゆく一方、第２の点に
ついては、規模の増加の割合以上により多くの設
計労力を要するようになり、これらの欠点は、ま
すます顕著に現われてくるようになつた。
上に記した、トランジスタ配置の一例以外の従
来よりなされてきた多くのトランジスタ配置形状
でも、設計効率を損わないで、素子使用率を良く
することは、充分にはたすことができなかつた。
来よりなされてきた多くのトランジスタ配置形状
でも、設計効率を損わないで、素子使用率を良く
することは、充分にはたすことができなかつた。
本発明は、第１図に示すように、同一形状の２
つのトランジスタ１０１，１０２を、ベース端子
１０３，１０４、エミツタ端子１０５，１０６、
コレクタ端子１０７，１０８のうちベース端子１
０３，１０４が互いに最も遠く離れるように、鏡
面対称軸１０９に対して鏡面対称の位置に配置し
て、それをトランジスタセル１１０、すなわち、
チツプ内くり返し配置の最小単位とし、トランジ
スタセル１１０を鏡面対称軸１０９方向にくり返
し配置して、トランジスタアレイ１１１とし、ト
ランジスタアレイ１１１を鏡面対称軸１０９と直
角の方向１１２に、相互に必要な間隔をおいてく
り返し配置１１３，１１４していることを特徴と
する。
つのトランジスタ１０１，１０２を、ベース端子
１０３，１０４、エミツタ端子１０５，１０６、
コレクタ端子１０７，１０８のうちベース端子１
０３，１０４が互いに最も遠く離れるように、鏡
面対称軸１０９に対して鏡面対称の位置に配置し
て、それをトランジスタセル１１０、すなわち、
チツプ内くり返し配置の最小単位とし、トランジ
スタセル１１０を鏡面対称軸１０９方向にくり返
し配置して、トランジスタアレイ１１１とし、ト
ランジスタアレイ１１１を鏡面対称軸１０９と直
角の方向１１２に、相互に必要な間隔をおいてく
り返し配置１１３，１１４していることを特徴と
する。
かかる発明の効果を、以下回路ブロツクの実施
例を基い説明する。第２図は、出力レベルシフト
付きのフリツプフロツプ回路で該回路をトランジ
スタアレイ上で実現したものが、第３図である。
まず、第２図に於るトランジスタQ1，Q2，…，
Q9は、第３図に於てトランジスタT1，T2，…，
T9に対応し、これら、T1〜T9各トランジスタ
は、トランジスタT1及びT7の位置で記す、コレ
クタＣ、エミツタＥ、ベースＢの各端子により成
つており、T1とT7が１つのトランジスタセルを
構成しそれが第３図に於る右方向にくり返し配置
されて、T2，T6の組、T4，T5の組、T3，T8の
組、T9，TNの組を構成している。以下、第２図
の接続関係を第３図で説明する。第２図のGND
から抵抗Ｒ１を経てトランジスタQ1，Q3のコレ
クタ、Q4，Q8のベースに到りかつ出力端子Ｍ１
となる接続は、第３図に於ては、第２層アルミ配
線GND′より、１―２層配線間開孔部P1を経て第
１層ポリシリ配線GNDに到りポリシリ抵抗Ｓ１
を経て、第１層ポリシリ配線Ｂ１によつてトラン
ジスタT3のコレクタ及びトランジスタT4，T8の
ベースに接続される一方、トランジスタT3のコ
レクタ部に設けられた１―２層配線間開孔部Ｐ２
を経て第２層アルミ配線Ｂ１′により、トランジ
スタＴ１のコレクタに、１―２層配線間開孔部Ｐ
３を経て到る。以上の配線ルートに於て、第１層
ポリシリ配線Ｂ１と第２層アルミ配線Ｂ１′とが、
第２図に於る出力端子Ｍ１と同電位で、これらの
適当な位置から、別の回路ブロツクとの接続を図
ることができるが、第３図に於ては、第２層アル
ミ配線Ｂ１′が、トランジスタＴ１のコレクタ端
子との接続を経てさらに左に延長されて、別の回
路ブロツクの端子（第２図では省略されている）
に到ることを示している。上記以外の接続につい
ても、同じように追つてゆくことで第２図と第３
図とは、全く対応がとれていることがわかる。
例を基い説明する。第２図は、出力レベルシフト
付きのフリツプフロツプ回路で該回路をトランジ
スタアレイ上で実現したものが、第３図である。
まず、第２図に於るトランジスタQ1，Q2，…，
Q9は、第３図に於てトランジスタT1，T2，…，
T9に対応し、これら、T1〜T9各トランジスタ
は、トランジスタT1及びT7の位置で記す、コレ
クタＣ、エミツタＥ、ベースＢの各端子により成
つており、T1とT7が１つのトランジスタセルを
構成しそれが第３図に於る右方向にくり返し配置
されて、T2，T6の組、T4，T5の組、T3，T8の
組、T9，TNの組を構成している。以下、第２図
の接続関係を第３図で説明する。第２図のGND
から抵抗Ｒ１を経てトランジスタQ1，Q3のコレ
クタ、Q4，Q8のベースに到りかつ出力端子Ｍ１
となる接続は、第３図に於ては、第２層アルミ配
線GND′より、１―２層配線間開孔部P1を経て第
１層ポリシリ配線GNDに到りポリシリ抵抗Ｓ１
を経て、第１層ポリシリ配線Ｂ１によつてトラン
ジスタT3のコレクタ及びトランジスタT4，T8の
ベースに接続される一方、トランジスタT3のコ
レクタ部に設けられた１―２層配線間開孔部Ｐ２
を経て第２層アルミ配線Ｂ１′により、トランジ
スタＴ１のコレクタに、１―２層配線間開孔部Ｐ
３を経て到る。以上の配線ルートに於て、第１層
ポリシリ配線Ｂ１と第２層アルミ配線Ｂ１′とが、
第２図に於る出力端子Ｍ１と同電位で、これらの
適当な位置から、別の回路ブロツクとの接続を図
ることができるが、第３図に於ては、第２層アル
ミ配線Ｂ１′が、トランジスタＴ１のコレクタ端
子との接続を経てさらに左に延長されて、別の回
路ブロツクの端子（第２図では省略されている）
に到ることを示している。上記以外の接続につい
ても、同じように追つてゆくことで第２図と第３
図とは、全く対応がとれていることがわかる。
このようにトランジスタアレイ中の隣接するト
ランジスタを無駄なく又は最小限度の無駄で使い
切ることができる。これは各トランジスタのベー
ス端子１０２，１０３が鏡面対称軸１０９に対し
最も外側に存在するためであります。すなわち、
複数のトランジスタの相互配線で形成される論理
ゲートは一般に出力より入力の方が多いため、入
力信号を受けるベース端子を最も外側に配置して
おく方が配線が容易となります。コレクタ端子や
エミツタ端子を外側としておくと、入力配線がこ
れらコレクタ端子やエミツタ端子の配線を迂回し
たり交叉したりする必要が生じ、この迂回配線等
のためにトランジスタの利用効率が落ちてしまう
ことがありますが、本願発明のようにベース端子
が最も外側にあるとこのようなトランジスタの利
用効率の低下もありません。
ランジスタを無駄なく又は最小限度の無駄で使い
切ることができる。これは各トランジスタのベー
ス端子１０２，１０３が鏡面対称軸１０９に対し
最も外側に存在するためであります。すなわち、
複数のトランジスタの相互配線で形成される論理
ゲートは一般に出力より入力の方が多いため、入
力信号を受けるベース端子を最も外側に配置して
おく方が配線が容易となります。コレクタ端子や
エミツタ端子を外側としておくと、入力配線がこ
れらコレクタ端子やエミツタ端子の配線を迂回し
たり交叉したりする必要が生じ、この迂回配線等
のためにトランジスタの利用効率が落ちてしまう
ことがありますが、本願発明のようにベース端子
が最も外側にあるとこのようなトランジスタの利
用効率の低下もありません。
このフリツプフロツプ回路のトランジスタアレ
イ上での実現例によれば、回路ブロツクを実現す
るに必要なトランジスタ数９ケ（第２図のQ1〜
Q9の９ケ）は、パタン上、互いに隣接し合う９
ケ（第３図のT1〜T9の９ケ）によつて実現され
ておりトランジスタセル中に生じるアキトランジ
スタは１ケそれも隣接回路ブロツクで使用できう
る右端の位置（第３図のトランジスタTN）で生
じている。さらに、上記フリツプフロツプ回路以
外の回路タイプ、すなわち、エミツタフオロアト
ランジスタを含む電流切替型論理回路のほとんど
全ての回路タイプについて、回路ブロツクのトラ
ンジスタ数が偶数である時は、トランジスタセル
中の全トランジスタを使い切ることができる。一
方、回路ブロツクのトランジスタ数が奇数である
時は、トランジスタセルのくり返し配置方向（以
下トランジスタアレイ方向と記す）両端のいづれ
か一方の端に、アキトランジスタが１ケだけ生じ
るが、この場合トランジスタアレイ方向の隣接回
路ブロツクが同じく、奇数個トランジスタで構成
されておれば、これら双方或いはいづれか一方、
の回路ブロツクについて、左右、若しくは上下反
転の操作を施すことで、アキトランジスタを含ま
ないで、２つの回路ブロツクを隣接配置すること
ができる。この様な方法で、１トランジスタアレ
イ上に回路ブロツクを配置してゆくと、使用トラ
ンジスタが奇数個である回路ブロツクがトランジ
スタアレイ方向に奇数個配置された場合に限つ
て、これら回路ブロツク間に１ケのアキトランジ
スタが生じるのみである。該位置以外にアキトラ
ンジスタが生じうる場所はトランジスタアレイ両
端のいづれか一方のみであるがそのアキトランジ
スタの位置については、１トランジスタアレイ上
の全回路ブロツクをトランジスタセルピツチで、
移動させることで右端か左端か、自由に選択する
ことができ全トランジスタアレイについて同様の
ことがいえるので、例えば全トランジスタアレイ
について右端にアキトランジスタ群をまとめるこ
とができ、そのアキトランジスタ群によつて、さ
らに回路ブロツクを実現することが可能である。
この様にして配置された回路ブロツク間の接続
は、実施例によれば、第２層アルミ配線、第３層
Au配線にてはたされる。即ち本発明によるトラ
ンジスタ配置をとれば、マスタースライスとして
用意されている全トランジスタの大部分を、全論
理回路の回路ブロツクへの分割や或いは、回路ブ
ロツクのレイアウト設計に、従来の例で示したよ
うな、それ相応の多大な労力を要することなく、
平易に、使いこなすことができるし、さらに又、
本発明は、LSIが大規模化されればされるだけ、
トランジスタアレイ端のアキトランジスタ数は、
平均的にほぼ一定し、奇数個トランジスタ使用の
回路ブロツクが奇数個アレイ方向に並んだ場合に
生じる１ケのアキトランジスタのみ、大規模化と
同率で増加するので、総じてトランジスタ使用率
は上昇するという多大な効果を発揮する。
イ上での実現例によれば、回路ブロツクを実現す
るに必要なトランジスタ数９ケ（第２図のQ1〜
Q9の９ケ）は、パタン上、互いに隣接し合う９
ケ（第３図のT1〜T9の９ケ）によつて実現され
ておりトランジスタセル中に生じるアキトランジ
スタは１ケそれも隣接回路ブロツクで使用できう
る右端の位置（第３図のトランジスタTN）で生
じている。さらに、上記フリツプフロツプ回路以
外の回路タイプ、すなわち、エミツタフオロアト
ランジスタを含む電流切替型論理回路のほとんど
全ての回路タイプについて、回路ブロツクのトラ
ンジスタ数が偶数である時は、トランジスタセル
中の全トランジスタを使い切ることができる。一
方、回路ブロツクのトランジスタ数が奇数である
時は、トランジスタセルのくり返し配置方向（以
下トランジスタアレイ方向と記す）両端のいづれ
か一方の端に、アキトランジスタが１ケだけ生じ
るが、この場合トランジスタアレイ方向の隣接回
路ブロツクが同じく、奇数個トランジスタで構成
されておれば、これら双方或いはいづれか一方、
の回路ブロツクについて、左右、若しくは上下反
転の操作を施すことで、アキトランジスタを含ま
ないで、２つの回路ブロツクを隣接配置すること
ができる。この様な方法で、１トランジスタアレ
イ上に回路ブロツクを配置してゆくと、使用トラ
ンジスタが奇数個である回路ブロツクがトランジ
スタアレイ方向に奇数個配置された場合に限つ
て、これら回路ブロツク間に１ケのアキトランジ
スタが生じるのみである。該位置以外にアキトラ
ンジスタが生じうる場所はトランジスタアレイ両
端のいづれか一方のみであるがそのアキトランジ
スタの位置については、１トランジスタアレイ上
の全回路ブロツクをトランジスタセルピツチで、
移動させることで右端か左端か、自由に選択する
ことができ全トランジスタアレイについて同様の
ことがいえるので、例えば全トランジスタアレイ
について右端にアキトランジスタ群をまとめるこ
とができ、そのアキトランジスタ群によつて、さ
らに回路ブロツクを実現することが可能である。
この様にして配置された回路ブロツク間の接続
は、実施例によれば、第２層アルミ配線、第３層
Au配線にてはたされる。即ち本発明によるトラ
ンジスタ配置をとれば、マスタースライスとして
用意されている全トランジスタの大部分を、全論
理回路の回路ブロツクへの分割や或いは、回路ブ
ロツクのレイアウト設計に、従来の例で示したよ
うな、それ相応の多大な労力を要することなく、
平易に、使いこなすことができるし、さらに又、
本発明は、LSIが大規模化されればされるだけ、
トランジスタアレイ端のアキトランジスタ数は、
平均的にほぼ一定し、奇数個トランジスタ使用の
回路ブロツクが奇数個アレイ方向に並んだ場合に
生じる１ケのアキトランジスタのみ、大規模化と
同率で増加するので、総じてトランジスタ使用率
は上昇するという多大な効果を発揮する。
尚、実施例に於ては、ポリシリ抵抗を用いてい
るが、それ以外の抵抗作成材料であつても良いし
又、結線手段も実施例以外のものであつて良い。
さらに、トランジスタアレイ方向のトランジスタ
セル間ピツチは、あらゆる場所で同一値である必
要がないことは、第３図に於て、１層ポリシリ、
２層アルミ各配線を単純に伸縮させれば済むこと
で明白である。
るが、それ以外の抵抗作成材料であつても良いし
又、結線手段も実施例以外のものであつて良い。
さらに、トランジスタアレイ方向のトランジスタ
セル間ピツチは、あらゆる場所で同一値である必
要がないことは、第３図に於て、１層ポリシリ、
２層アルミ各配線を単純に伸縮させれば済むこと
で明白である。
第１図は、本発明の基本的構成を説明する図、
第２図は本発明の実施例の単位回路について示す
回路図、第３図は第２図の単位回路のチツプパタ
ン化された状態を示す平面図である。 図中の符号、Q1〜Q9，T1〜T9……トランジス
タ、R1〜R5……抵抗、１１０，１１１……トラ
ンジスタアレイ。
第２図は本発明の実施例の単位回路について示す
回路図、第３図は第２図の単位回路のチツプパタ
ン化された状態を示す平面図である。 図中の符号、Q1〜Q9，T1〜T9……トランジス
タ、R1〜R5……抵抗、１１０，１１１……トラ
ンジスタアレイ。
Claims (1)
- １ コレクタ、エミツタ、ベース端子のうち、ベ
ース端子が最も遠く離れるような鏡面対称の位置
関係にあるほぼ同一形状のトランジスタの対を鏡
面対称軸方向に相互に適当な間隔をおいてくり返
し配置してトランジスタ列を構成し、該トランジ
スタ列を、上記鏡面対称軸に直角な方向に、相互
に適当な間隔を置いてくり返し配置してなること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4684779A JPS55138865A (en) | 1979-04-17 | 1979-04-17 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4684779A JPS55138865A (en) | 1979-04-17 | 1979-04-17 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55138865A JPS55138865A (en) | 1980-10-30 |
| JPH0116016B2 true JPH0116016B2 (ja) | 1989-03-22 |
Family
ID=12758722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4684779A Granted JPS55138865A (en) | 1979-04-17 | 1979-04-17 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55138865A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1669832A1 (en) * | 2004-12-03 | 2006-06-14 | Dialog Semiconductor GmbH | An accurate high current circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5441088A (en) * | 1977-09-06 | 1979-03-31 | Ibm | Ic |
-
1979
- 1979-04-17 JP JP4684779A patent/JPS55138865A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5441088A (en) * | 1977-09-06 | 1979-03-31 | Ibm | Ic |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55138865A (en) | 1980-10-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4612618A (en) | Hierarchical, computerized design of integrated circuits | |
| US5612633A (en) | Circuit for simultaneously inputting and outputting signals on a single wire | |
| KR890004569B1 (ko) | 마스터 슬라이스형 반도체장치 | |
| EP1080531B1 (en) | A dedicated interface architecture for a hybrid circuit | |
| KR890004568B1 (ko) | 마스터슬라이스형 반도체장치 | |
| JPH0135501B2 (ja) | ||
| US20090167394A1 (en) | Integrated circuits having devices in adjacent standard cells coupled by the gate electrode layer | |
| US4947229A (en) | Semiconductor integrated circuit | |
| IE55281B1 (en) | A semiconductor device having a gate array structure | |
| JPH0644596B2 (ja) | Ｃｍｏｓセル・レイアウトの形成方法 | |
| JPH0116016B2 (ja) | ||
| JPH06509911A (ja) | 連続基板タップを備えた対称な多層金属論理アレイ | |
| JPH0578190B2 (ja) | ||
| JP3644138B2 (ja) | 半導体集積回路及びその配置配線方法 | |
| US5694328A (en) | Method for designing a large scale integrated (LSI) layout | |
| JP2835040B2 (ja) | 集積回路装置 | |
| EP0074804B1 (en) | Semiconductor integrated circuit comprising a semiconductor substrate and interconnecting layers | |
| US20090261858A1 (en) | Programmable interconnect network for logic array | |
| JPS6012751A (ja) | 半導体集積回路 | |
| JP3115743B2 (ja) | Ｌｓｉ自動レイアウト方法 | |
| JPH01152642A (ja) | 半導体集積回路 | |
| JP2947219B2 (ja) | スタンダードセル方式の半導体集積回路の配線構造 | |
| JPH06140566A (ja) | 半導体集積回路 | |
| JPS59156025A (ja) | 半導体集積回路 | |
| JPH04280471A (ja) | マスタースライス方式の半導体集積回路装置 |