JPS62257748A - ゲ−トアレイ回路 - Google Patents
ゲ−トアレイ回路Info
- Publication number
- JPS62257748A JPS62257748A JP10049986A JP10049986A JPS62257748A JP S62257748 A JPS62257748 A JP S62257748A JP 10049986 A JP10049986 A JP 10049986A JP 10049986 A JP10049986 A JP 10049986A JP S62257748 A JPS62257748 A JP S62257748A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- circuits
- circuit
- gate array
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003491 array Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はゲートアレイ回路に関する。
従来技術
従来、グー１〜アレ１回路では、内部回路規模や外部端
子数に応じて何種類かの下地が川、αされていた。一般
的には第３図に示すにうに、外部端子２や入出力回路部
３をチップ７の周）７２（四方向）に配置して、中央に
内部回路規模１ｉｆｆｉ ４を配置づる構成であった。
子数に応じて何種類かの下地が川、αされていた。一般
的には第３図に示すにうに、外部端子２や入出力回路部
３をチップ７の周）７２（四方向）に配置して、中央に
内部回路規模１ｉｆｆｉ ４を配置づる構成であった。
このような従来のゲートアレイ回路では、特に内部回路
部領域４が小さく、かつ外部端子２が多い場合、チップ
７の大きさは外部端子２と入出力回路部３の数によりＨ
ｉ１１約され、内部回路部領域４には未使用部分が多く
なり、チップ７仝体の面積が有効に利用されないという
欠点があった。
部領域４が小さく、かつ外部端子２が多い場合、チップ
７の大きさは外部端子２と入出力回路部３の数によりＨ
ｉ１１約され、内部回路部領域４には未使用部分が多く
なり、チップ７仝体の面積が有効に利用されないという
欠点があった。
又、このチップ７の面積を有効に利用して、これを最適
化するためにはその都度下地を作り変えなければならな
いという欠点があった。
化するためにはその都度下地を作り変えなければならな
いという欠点があった。
発明の目的
本発明の上記のような従来のものの欠点を除去すべくな
されたもので、チップ面積を有効に利用することができ
、外部端子と入出力回路部と内部回路部に応じて下地を
作り変える必要のないゲートアレイ回路を提供すること
を目的とする。
されたもので、チップ面積を有効に利用することができ
、外部端子と入出力回路部と内部回路部に応じて下地を
作り変える必要のないゲートアレイ回路を提供すること
を目的とする。
発明の構成
本発明によるゲートアレイ回路は、デツプ上に外部端子
と入出力回路部と内部回路部とを右するグー１−アレイ
回路であって、前記チップの一辺と前記一辺と対向Ｊる
対向辺とに沿って前記外部端子と前記入出力回路部とが
夫々配列され、前記−ｉ７］の配列と前記対向辺の配列
との間に前記内部回路部を配列したことを特徴とする。
と入出力回路部と内部回路部とを右するグー１−アレイ
回路であって、前記チップの一辺と前記一辺と対向Ｊる
対向辺とに沿って前記外部端子と前記入出力回路部とが
夫々配列され、前記−ｉ７］の配列と前記対向辺の配列
との間に前記内部回路部を配列したことを特徴とする。
実施例
次に本発明の一実施例について図面を参照して説明Ｊる
。
。
第１図は本発明の一実施例の平面図で、ゲートアレイ回
路１を・ウェハ上に配列した図を示す。図にＪ３いて、
ゲートアレイ回路１は最小回路単位を示し、複数個の外
部端子２と入出力回路３とが上下辺に沿って配列されて
おり、この上下の配列間に内部回路部領域４が配置され
ている。
路１を・ウェハ上に配列した図を示す。図にＪ３いて、
ゲートアレイ回路１は最小回路単位を示し、複数個の外
部端子２と入出力回路３とが上下辺に沿って配列されて
おり、この上下の配列間に内部回路部領域４が配置され
ている。
各最小回路単位のゲートアレイ回路１は、チップの切り
しろ（カーフサイズ）５の間隔をもって繰返し配列され
ている。ゲート・アレイ・チップとしては、最小回路！
ｌｉ位のゲートアレイ回路１を左右方向にｎ個連結して
構成されており、チップ６は最小回路単位が１個の場合
を示し、デツプ７は最小回路単位が２個で構成されたｂ
のを示す。
しろ（カーフサイズ）５の間隔をもって繰返し配列され
ている。ゲート・アレイ・チップとしては、最小回路！
ｌｉ位のゲートアレイ回路１を左右方向にｎ個連結して
構成されており、チップ６は最小回路単位が１個の場合
を示し、デツプ７は最小回路単位が２個で構成されたｂ
のを示す。
外部端子２の数と内部回路部領域４の規模とに応じて、
ｎ個の最小回路中位からなるチップ６．７を（１４成Ｊ
ることができる。
ｎ個の最小回路中位からなるチップ６．７を（１４成Ｊ
ることができる。
第１図においてデツプ７の場合、左右の最小回路１１１
位のグー１−アレ１回路１の間の切りしろ５の部分はデ
ツプ７内の配線領域として用いることができる。
位のグー１−アレ１回路１の間の切りしろ５の部分はデ
ツプ７内の配線領域として用いることができる。
内部回路部領ＩＪ！４の大きさ（ユ、内部回路部の大き
さ区分ににって何種類が用意することができる。
さ区分ににって何種類が用意することができる。
第２図は本発明の一実施例の構成を承り平面図、第３図
は従来のゲートアレイ回路の構成を示す平面図であり、
これらの図を用いて本発明の一実施例と従来例とを比較
して説明する。第２図は本発明のゲートアレイで２個の
最小回路単位のグー１〜アレ１回路１で構成された例を
示し、第３図（ａ）は従来のゲートアレイ回路であり、
第３図＜ｂ＞（ま従来のゲートアレイを、内部回路部領
域４の規模（図中斜線部）と外部端子２（本例では３２
本）とに応じて最適化した例を示す。
は従来のゲートアレイ回路の構成を示す平面図であり、
これらの図を用いて本発明の一実施例と従来例とを比較
して説明する。第２図は本発明のゲートアレイで２個の
最小回路単位のグー１〜アレ１回路１で構成された例を
示し、第３図（ａ）は従来のゲートアレイ回路であり、
第３図＜ｂ＞（ま従来のゲートアレイを、内部回路部領
域４の規模（図中斜線部）と外部端子２（本例では３２
本）とに応じて最適化した例を示す。
もし外部端子２の数と内部回路部領域４の規模とが２倍
のチップ７が欲しい場合、従来のゲートアレイ回路では
全く別の下地を設計しなおさなければにｒらないが、本
発明の一実施例では同じ下地で最小回路中位のゲートア
レイ回路１を４ｆｌ！！ｌ使うことにより構成できる。
のチップ７が欲しい場合、従来のゲートアレイ回路では
全く別の下地を設計しなおさなければにｒらないが、本
発明の一実施例では同じ下地で最小回路中位のゲートア
レイ回路１を４ｆｌ！！ｌ使うことにより構成できる。
第３図（ｂ）で四角のコーナ一部分を更に効率よく使う
ためには入出力回路部３の形状を一部変更するなど設工
１的にも複雑になるのに対し、第２図に示り゛本発明の
一実施例の構成では単純な構成にすることが出来る。
ためには入出力回路部３の形状を一部変更するなど設工
１的にも複雑になるのに対し、第２図に示り゛本発明の
一実施例の構成では単純な構成にすることが出来る。
本発明の一実施例では基本的に一次元配列になってＪ′
３つ、内部回路部領ＶＪ、４の幅のみを変えた下地を用
意することになるので設計もしや１い。
３つ、内部回路部領ＶＪ、４の幅のみを変えた下地を用
意することになるので設計もしや１い。
チップ６．７のサイズに関してはＪ：り詳細な検問が必
要であるが、仮に第２図と第３図（ａ）。
要であるが、仮に第２図と第３図（ａ）。
（ｂ）とを比較すると、夫々その面積【ま、第２図が１
５００ （但し切りしろ−５として）、第３図（ａ）が
３０２５ 、第３図（ｂ）が２０２５となり第２図に示
した本発明の一実ＩＩＡ例が最も小さくなる。
５００ （但し切りしろ−５として）、第３図（ａ）が
３０２５ 、第３図（ｂ）が２０２５となり第２図に示
した本発明の一実ＩＩＡ例が最も小さくなる。
また、本発明の一実施例は外部端子２の数が多く、内部
回路部領域４の規模が小さいゲートアレイ回路１を構成
しやすく、外部端子２の数の増加に対してらフレキシブ
ルに対応が可能である。またチップ６．７の畳ナイズも
小ざくすることができる。
回路部領域４の規模が小さいゲートアレイ回路１を構成
しやすく、外部端子２の数の増加に対してらフレキシブ
ルに対応が可能である。またチップ６．７の畳ナイズも
小ざくすることができる。
このように、チップ６の一辺とこの一辺に対向する対向
辺とに沿って外部端子２と入出力回路部３とを配置し、
この一辺と対向辺との夫々の配り１１の間に内部回路部
領域４を配置することによって、チップ６．７の面積を
有効に利用することができ、外部端子２と入出力回路部
３と内部回路部領域４とに応じて下地を作り変える必要
はなくなる。
辺とに沿って外部端子２と入出力回路部３とを配置し、
この一辺と対向辺との夫々の配り１１の間に内部回路部
領域４を配置することによって、チップ６．７の面積を
有効に利用することができ、外部端子２と入出力回路部
３と内部回路部領域４とに応じて下地を作り変える必要
はなくなる。
発明の詳細
な説明したように本発明によれば、チップの−Ｕとこの
一刀に対向する対向辺とに外部端子と入出力回路部とを
配列し、この一辺と対向辺との配列の間に内部回路部を
配列することによって、チップ面積を有効に利用するこ
とができ、外部端子と入出力回路部と内部回路部とに応
じて下地を作り変える必要のないグー１〜アレイ回路を
提供することができるという効果がある。
一刀に対向する対向辺とに外部端子と入出力回路部とを
配列し、この一辺と対向辺との配列の間に内部回路部を
配列することによって、チップ面積を有効に利用するこ
とができ、外部端子と入出力回路部と内部回路部とに応
じて下地を作り変える必要のないグー１〜アレイ回路を
提供することができるという効果がある。
第１図は本発明の一実施例の平面図、第２図は第１図の
チップを示す平面図、第３図は従来例の構成を示す平面
図である。 主要部分の？０丹の説明 １・・・・・・ゲートアレイ回路 ２・・・・・・外部端子 ３・・・・・・入出ノｊ回路部 ４・・・・・・内部回路部領域 ６．７・・・・・・チップ
チップを示す平面図、第３図は従来例の構成を示す平面
図である。 主要部分の？０丹の説明 １・・・・・・ゲートアレイ回路 ２・・・・・・外部端子 ３・・・・・・入出ノｊ回路部 ４・・・・・・内部回路部領域 ６．７・・・・・・チップ
Claims (1)
- チップ上に外部端子と入出力回路部と内部回路部とを有
するゲートアレイ回路であつて、前記チップの一辺と前
記一辺と対向する対向辺とに沿つて前記外部端子と前記
入出力回路部とが夫々配列され、前記一辺の配列と前記
対向辺の配列との間に前記内部回路部を配列したことを
特徴とするゲートアレイ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10049986A JPS62257748A (ja) | 1986-04-30 | 1986-04-30 | ゲ−トアレイ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10049986A JPS62257748A (ja) | 1986-04-30 | 1986-04-30 | ゲ−トアレイ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62257748A true JPS62257748A (ja) | 1987-11-10 |
Family
ID=14275623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10049986A Pending JPS62257748A (ja) | 1986-04-30 | 1986-04-30 | ゲ−トアレイ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62257748A (ja) |
-
1986
- 1986-04-30 JP JP10049986A patent/JPS62257748A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7579868B2 (en) | Architecture for routing resources in a field programmable gate array | |
| KR890004569B1 (ko) | 마스터 슬라이스형 반도체장치 | |
| JPS6065546A (ja) | ゲ−トアレイ型集積回路 | |
| JPS62257748A (ja) | ゲ−トアレイ回路 | |
| JPH0428264A (ja) | 半導体集積回路用セルライブラリ | |
| JPS62194640A (ja) | バンプ実装を用いる半導体集積回路 | |
| JPS58116757A (ja) | マスタスライスｌｓｉ | |
| JPS63197356A (ja) | 集積回路装置 | |
| JPS5824950B2 (ja) | 半導体論理回路装置 | |
| JP2555774B2 (ja) | 半導体集積回路 | |
| JP3068336B2 (ja) | 半導体集積回路 | |
| JPH01152642A (ja) | 半導体集積回路 | |
| JPS62273751A (ja) | 集積回路 | |
| JPS6233441A (ja) | 半導体集積回路 | |
| JPS63306641A (ja) | 半導体集積回路 | |
| JPH0414808B2 (ja) | ||
| JPS59145542A (ja) | 大規模集積回路 | |
| JP3134601B2 (ja) | 半導体集積回路 | |
| JPS6115346A (ja) | 半導体論理集積回路装置 | |
| JPS6189658A (ja) | マルチチツプ構成の半導体装置 | |
| JP2569477B2 (ja) | ゲ−トアレイ | |
| JPS60134462A (ja) | 集積化半導体論理回路装置 | |
| JPS6276735A (ja) | 半導体集積回路装置 | |
| JPS6367819A (ja) | プログラマブルロジツクアレイ | |
| JPS6378549A (ja) | 半導体装置 |