JPH06163815A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH06163815A JPH06163815A JP17784492A JP17784492A JPH06163815A JP H06163815 A JPH06163815 A JP H06163815A JP 17784492 A JP17784492 A JP 17784492A JP 17784492 A JP17784492 A JP 17784492A JP H06163815 A JPH06163815 A JP H06163815A
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Abstract
(57)【要約】
【目的】半導体集積回路の開発コスト、及びチップコス
トの低減 【構成】チップ１上の各機能ブロックＡ１，Ａ２，Ｃ１
を、一辺の長さ（幅）の揃った長方形で設計し、長さを
揃えた辺の定位置から主要配線を入出力させる。これら
の機能ブロックＡ１，Ａ２，Ｃ１を積み重ねる様に配置
して、チップ１を構成する事で、製品展開時の機能ブロ
ックの追加、削除に伴なう空き領域の発生を、機能ブロ
ックの形状変更なしに単に置き換えのみで防ぐことがで
きる。又、各機能ブロックを接して配置する事で、主要
配線が結線される為、ブロック間の配線領域を極力抑え
ることができる。
トの低減 【構成】チップ１上の各機能ブロックＡ１，Ａ２，Ｃ１
を、一辺の長さ（幅）の揃った長方形で設計し、長さを
揃えた辺の定位置から主要配線を入出力させる。これら
の機能ブロックＡ１，Ａ２，Ｃ１を積み重ねる様に配置
して、チップ１を構成する事で、製品展開時の機能ブロ
ックの追加、削除に伴なう空き領域の発生を、機能ブロ
ックの形状変更なしに単に置き換えのみで防ぐことがで
きる。又、各機能ブロックを接して配置する事で、主要
配線が結線される為、ブロック間の配線領域を極力抑え
ることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に複数の機能ブロックの組み合わせによって構成され
る半導体集積回路に関する。
特に複数の機能ブロックの組み合わせによって構成され
る半導体集積回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路は、図４の（ａ）
に機能ブロック配置図の一例を示す様に、複数の機能ブ
ロックＢ１，Ｂ２，Ｂ３により構成されている。各機能
ブロックＢ１，Ｂ２，Ｂ３は、チップ６上に空き領域を
発生させない為に複雑な形状をもち、製品開発の都度、
最適と思われる形状に変更されていた。
に機能ブロック配置図の一例を示す様に、複数の機能ブ
ロックＢ１，Ｂ２，Ｂ３により構成されている。各機能
ブロックＢ１，Ｂ２，Ｂ３は、チップ６上に空き領域を
発生させない為に複雑な形状をもち、製品開発の都度、
最適と思われる形状に変更されていた。
【０００３】
【発明が解決しようとする課題】半導体集積回路の開発
において、機能ブロック単位の流用設計は、頻繁に行な
われる設計方法である。
において、機能ブロック単位の流用設計は、頻繁に行な
われる設計方法である。
【０００４】このような従来の半導体集積回路を基に、
図４の（ｂ）に示すように、機能ブロックＢ１を削除
し、機能ブロックＢ４を他製品より流用して、新たな半
導体集積回路を開発する場合、単純な機能ブロックの置
き換えでは、チップ７上に素子の存在しない空き領域１
０が発生してしまう。この状態で、製品化を行なえば、
チップ７としての素子密度の低下に伴ない、チップコス
トの上昇を招く事となる。
図４の（ｂ）に示すように、機能ブロックＢ１を削除
し、機能ブロックＢ４を他製品より流用して、新たな半
導体集積回路を開発する場合、単純な機能ブロックの置
き換えでは、チップ７上に素子の存在しない空き領域１
０が発生してしまう。この状態で、製品化を行なえば、
チップ７としての素子密度の低下に伴ない、チップコス
トの上昇を招く事となる。
【０００５】又、空き領域１０を無くす為には、図４の
（ｃ）に示すように、機能ブロックＢ２を形状変更して
機能ブロックＢ２′とすれば長いが、開発コストがその
分、余計に必要になるという問題点があった。
（ｃ）に示すように、機能ブロックＢ２を形状変更して
機能ブロックＢ２′とすれば長いが、開発コストがその
分、余計に必要になるという問題点があった。
【０００６】本発明の目的は、前記問題点を解決し、流
用設計が短時間で行えるようにした半導体集積回路を提
供することにある。
用設計が短時間で行えるようにした半導体集積回路を提
供することにある。
【０００７】
【課題を解決するための手段】本発明の構成は、複数の
機能ブロックの組み合わせによってチップ上に構成され
る半導体集積回路において、前記機能ブロックの外形が
方形で、前記機能ブロックのうち特定の機能ブロックの
一辺の長さを、それ以外の機能ブロックの中で最大のも
のの一辺の１／ｎ（ｎは自然数）になるように決めた事
を特徴とする。
機能ブロックの組み合わせによってチップ上に構成され
る半導体集積回路において、前記機能ブロックの外形が
方形で、前記機能ブロックのうち特定の機能ブロックの
一辺の長さを、それ以外の機能ブロックの中で最大のも
のの一辺の１／ｎ（ｎは自然数）になるように決めた事
を特徴とする。
【０００８】
【実施例】図１は本発明の一実施例の半導体集積回路を
示す平面図である。このうち（ｂ）のチップ２は、
（ａ）のチップ１の設計変更状態を示す。図２は図１の
機能ブロックを詳細に示した平面図である。
示す平面図である。このうち（ｂ）のチップ２は、
（ａ）のチップ１の設計変更状態を示す。図２は図１の
機能ブロックを詳細に示した平面図である。
【０００９】図１の（ａ），（ｂ）で示される機能ブロ
ック配置は、ワンチップマイクロコンピュータのもので
ある。ここで、ブロックＣ１はＣＰＵ等の主要機能ブロ
ック、ブロックＡ１，Ａ２，Ａ３，Ａ４は、周辺機能ブ
ロックである。各機能ブロックＡ１〜Ａ４，Ｃ１の外形
は、長方形で一辺の長さを定めて設計されている。又各
周辺機能ブロックＡ１〜Ａ４は、図２に示す様に、主要
機能ブロックとの主なインターフェース信号を長さを定
めた辺の定位置からブロック３内を貫いて入出力する様
に設計されている。インターフェース信号としては、信
号Ａ，信号Ｂ，信号Ｃ，信号Ｄの入出力信号があり、各
所定位置に定められる。
ック配置は、ワンチップマイクロコンピュータのもので
ある。ここで、ブロックＣ１はＣＰＵ等の主要機能ブロ
ック、ブロックＡ１，Ａ２，Ａ３，Ａ４は、周辺機能ブ
ロックである。各機能ブロックＡ１〜Ａ４，Ｃ１の外形
は、長方形で一辺の長さを定めて設計されている。又各
周辺機能ブロックＡ１〜Ａ４は、図２に示す様に、主要
機能ブロックとの主なインターフェース信号を長さを定
めた辺の定位置からブロック３内を貫いて入出力する様
に設計されている。インターフェース信号としては、信
号Ａ，信号Ｂ，信号Ｃ，信号Ｄの入出力信号があり、各
所定位置に定められる。
【００１０】この様にして設計された、各機能ブロック
により構成される１チップマイクロコンピュータの機能
ブロック配置の一例が、図１の（ａ）であるが、各機能
ブロックＡ１，Ａ２，Ｃ１は、長さを定めた辺を合わせ
る様に配置される。
により構成される１チップマイクロコンピュータの機能
ブロック配置の一例が、図１の（ａ）であるが、各機能
ブロックＡ１，Ａ２，Ｃ１は、長さを定めた辺を合わせ
る様に配置される。
【００１１】ここで、周辺機能ブロックＡ１，Ａ２に対
する主な信号は、各周辺機能ブロックのつき合わされた
辺の同じ位置から、同じ信号が入出力されている為に、
極めて小規模な配線、又は各機能ブロックを接して配置
するだけで結線される。
する主な信号は、各周辺機能ブロックのつき合わされた
辺の同じ位置から、同じ信号が入出力されている為に、
極めて小規模な配線、又は各機能ブロックを接して配置
するだけで結線される。
【００１２】図１の（ａ）のマイクロコンピュータ用チ
ップ１から機能ブロックＡ１を削除し、新たにブロック
Ａ３，Ａ４を追加したものが、図１の（ｂ）のマイクロ
コンピュータ用チップ２である。追加した機能ブロック
Ａ３，Ａ４も、他の周辺機能ブロックと同様な構成であ
る為、ブロックの置き換えのみでも、チップ上に空き領
域は発生しない。
ップ１から機能ブロックＡ１を削除し、新たにブロック
Ａ３，Ａ４を追加したものが、図１の（ｂ）のマイクロ
コンピュータ用チップ２である。追加した機能ブロック
Ａ３，Ａ４も、他の周辺機能ブロックと同様な構成であ
る為、ブロックの置き換えのみでも、チップ上に空き領
域は発生しない。
【００１３】図３は本発明の他の実施例の半導体集積回
路を示すブロック図である。
路を示すブロック図である。
【００１４】図中ブロックＣ２は、主要機能ブロック、
ブロックＡ５，Ａ６，Ａ７，Ａ８，Ａ９，Ａ１０，Ａ１
１，Ａ１２は、周辺機能ブロックである。
ブロックＡ５，Ａ６，Ａ７，Ａ８，Ａ９，Ａ１０，Ａ１
１，Ａ１２は、周辺機能ブロックである。
【００１５】図１に示した一実施例と異なるのは、周辺
機能ブロックを２列で配置する点である。周辺機能のブ
ロック単位が、チップ４，５全体に対して小規模である
場合、図１の実施例の様なブロック配置を行なおうとす
ると、各機能ブロックの厚みがとれず、素子配置が困難
なものとなってしまい、素子密度の低下につながりかね
ない。
機能ブロックを２列で配置する点である。周辺機能のブ
ロック単位が、チップ４，５全体に対して小規模である
場合、図１の実施例の様なブロック配置を行なおうとす
ると、各機能ブロックの厚みがとれず、素子配置が困難
なものとなってしまい、素子密度の低下につながりかね
ない。
【００１６】よって、本実施例の様に、周辺機能ブロッ
クを２列、ないしはそれ以上の複数の列に分けてチップ
上に配置するように設計し、素子密度の低下を防ぐこと
ができる。
クを２列、ないしはそれ以上の複数の列に分けてチップ
上に配置するように設計し、素子密度の低下を防ぐこと
ができる。
【００１７】図３の（ａ）のマイクロコンピュータ用チ
ップから機能ブロックＡ５を削除し、新たに、ブロック
Ａ１０，Ａ１１，Ａ１２を追加したものが、（ｂ）のマ
イクロコンピュータ用チップ５である。この際、２列あ
る周辺機能ブロックの、高さのバランスが崩れると、空
き領域が発生してしまう。
ップから機能ブロックＡ５を削除し、新たに、ブロック
Ａ１０，Ａ１１，Ａ１２を追加したものが、（ｂ）のマ
イクロコンピュータ用チップ５である。この際、２列あ
る周辺機能ブロックの、高さのバランスが崩れると、空
き領域が発生してしまう。
【００１８】本実施例の場合、機能ブロックＡ７を左側
の列に移動させ、ブロックＡ１０を左列にブロックＡ１
１，Ａ１２を右列にそれぞれ配置している。この場合
も、周辺機能ブロックの置き換えのみでも、チップ上に
空き領域は発生しない。尚本実施例においても、図２の
ブロックが用いられている。
の列に移動させ、ブロックＡ１０を左列にブロックＡ１
１，Ａ１２を右列にそれぞれ配置している。この場合
も、周辺機能ブロックの置き換えのみでも、チップ上に
空き領域は発生しない。尚本実施例においても、図２の
ブロックが用いられている。
【００１９】本実施例の半導体集積回路は、各機能ブロ
ックの外形が長方形で、製品毎に、搭載されたり、され
なかったりする機能ブロック群の一辺の長さを、全ての
製品に搭載される機能ブロック、又は各製品固有の機能
ブロックの一辺の１／ｎ（ｎは自然数）にほぼ等しくす
る。例えば、ブロックＡ２の縦寸法はブロックＣ１の半
分、ブロックＡ１はブロックＣ１の１／３である。
ックの外形が長方形で、製品毎に、搭載されたり、され
なかったりする機能ブロック群の一辺の長さを、全ての
製品に搭載される機能ブロック、又は各製品固有の機能
ブロックの一辺の１／ｎ（ｎは自然数）にほぼ等しくす
る。例えば、ブロックＡ２の縦寸法はブロックＣ１の半
分、ブロックＡ１はブロックＣ１の１／３である。
【００２０】又、製品毎に搭載されたり、されなかった
りする機能ブロック群同士を接続する信号の入出力位置
を、長さを定めた辺の一定位置に配置する。
りする機能ブロック群同士を接続する信号の入出力位置
を、長さを定めた辺の一定位置に配置する。
【００２１】
【発明の効果】以上説明した様に、本発明は、例えばワ
ンチップマイクロコンピュータの周辺機能ブロックの外
形を長方形とし、その一辺の長さを定めて設計すること
によって、製品展開に伴なう周辺機能ブロックの追加，
削除による素子密度の低下を機能ブロックの形状変更な
しに防ぐことができるという効果があり、また周辺機能
ブロックと主要機能ブロックとの主なインターフェース
信号をブロック外形の長さを定めた辺の定位置を貫く様
に入出力させる事により、周辺機能ブロックに対する配
線のほとんどは、極めて小規模な配線又は周辺機能ブロ
ックを接して配置するだけで結線されるから、製品展開
時の配線工数を激減させると同時に、チップとしての素
子密度の低下に大きな影響を与える配線領域の増大を最
小限に防ぐという効果もある。
ンチップマイクロコンピュータの周辺機能ブロックの外
形を長方形とし、その一辺の長さを定めて設計すること
によって、製品展開に伴なう周辺機能ブロックの追加，
削除による素子密度の低下を機能ブロックの形状変更な
しに防ぐことができるという効果があり、また周辺機能
ブロックと主要機能ブロックとの主なインターフェース
信号をブロック外形の長さを定めた辺の定位置を貫く様
に入出力させる事により、周辺機能ブロックに対する配
線のほとんどは、極めて小規模な配線又は周辺機能ブロ
ックを接して配置するだけで結線されるから、製品展開
時の配線工数を激減させると同時に、チップとしての素
子密度の低下に大きな影響を与える配線領域の増大を最
小限に防ぐという効果もある。
【図１】（ａ），（ｂ）は本発明の一実施例の半導体集
積回路を示す平面図である。
積回路を示す平面図である。
【図２】図１に示した周辺機能ブロックの平面図であ
る。
る。
【図３】（ａ），（ｂ）は本発明の他の実施例の平面図
である。
である。
【図４】（ａ），（ｂ），（ｃ）は従来技術の機能ブロ
ック配置を示す平面図である。
ック配置を示す平面図である。
Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６，Ａ７，Ａ８，Ａ
９，Ａ１０，Ａ１１，Ａ１２ 周辺機能ブロック Ｂ１，Ｂ２，Ｂ３，Ｂ４ 機能ブロック Ｂ２′ 形状変更を施したブロック Ｃ１，Ｃ２ ＣＰＵ等の主要機能ブロック
９，Ａ１０，Ａ１１，Ａ１２ 周辺機能ブロック Ｂ１，Ｂ２，Ｂ３，Ｂ４ 機能ブロック Ｂ２′ 形状変更を施したブロック Ｃ１，Ｃ２ ＣＰＵ等の主要機能ブロック
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１１月５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の詳細な説明
【補正方法】変更
【補正内容】
【発明の詳細な説明】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に複数の機能ブロックの組み合わせによって構成され
る半導体集積回路に関する。
特に複数の機能ブロックの組み合わせによって構成され
る半導体集積回路に関する。
【従来の技術】従来の半導体集積回路は、図４の（ａ）
に機能ブロック配置図の一例を示す様に、複数の機能ブ
ロックＢ１，Ｂ２，Ｂ３により構成されている。各機能
ブロックＢ１，Ｂ２，Ｂ３は、チップ６上に空き領域を
発生させない様に複雑な形状をもち、製品開発の都度、
最適と思われる形状に変更されていた。
に機能ブロック配置図の一例を示す様に、複数の機能ブ
ロックＢ１，Ｂ２，Ｂ３により構成されている。各機能
ブロックＢ１，Ｂ２，Ｂ３は、チップ６上に空き領域を
発生させない様に複雑な形状をもち、製品開発の都度、
最適と思われる形状に変更されていた。
【発明が解決しようとする課題】半導体集積回路の開発
において、機能ブロック単位の流用設計は、頻繁に行わ
れる設計方法である。このような従来の半導体集積回路
を基に、図４の（ｂ）に示すように、機能ブロックＢ１
を削除し、機能ブロックＢ４を他製品より流用して、新
たな半導体集積回路を開発する場合、単純な機能ブロッ
クの置き変えでは、チップ７上に素子の存在しない空き
領域１０が発生してしまう。この状態で、製品化を行な
えば、チップ７としての素子密度の低下に伴ない、チッ
プコストの上昇を招く事となる。又、空き領域１０を無
くす為には、図４の（ｃ）に示すように、機能ブロック
Ｂ２を形状変更して機能ブロックＢ２′とすれば長い
が、開発コストがその分、余計に必要になるという問題
点があった。本発明の目的は、前記問題点を解決し、流
用設計が短時間で行えるようにした半導体集積回路を提
供することにある。
において、機能ブロック単位の流用設計は、頻繁に行わ
れる設計方法である。このような従来の半導体集積回路
を基に、図４の（ｂ）に示すように、機能ブロックＢ１
を削除し、機能ブロックＢ４を他製品より流用して、新
たな半導体集積回路を開発する場合、単純な機能ブロッ
クの置き変えでは、チップ７上に素子の存在しない空き
領域１０が発生してしまう。この状態で、製品化を行な
えば、チップ７としての素子密度の低下に伴ない、チッ
プコストの上昇を招く事となる。又、空き領域１０を無
くす為には、図４の（ｃ）に示すように、機能ブロック
Ｂ２を形状変更して機能ブロックＢ２′とすれば長い
が、開発コストがその分、余計に必要になるという問題
点があった。本発明の目的は、前記問題点を解決し、流
用設計が短時間で行えるようにした半導体集積回路を提
供することにある。
【課題を解決するための手段】本発明の構成は、複数の
機能ブロックの組み合わせによってチップ上に構成され
る半導体集積回路において、前記機能ブロックの外形が
方形で、前記機能ブロックのうち特定の機能ブロックの
一辺の長さを、それ以外の機能ブロックの中で最大のも
のの一辺の１／ｎ（ｎは自然数）になるように決めた事
を特徴とする。
機能ブロックの組み合わせによってチップ上に構成され
る半導体集積回路において、前記機能ブロックの外形が
方形で、前記機能ブロックのうち特定の機能ブロックの
一辺の長さを、それ以外の機能ブロックの中で最大のも
のの一辺の１／ｎ（ｎは自然数）になるように決めた事
を特徴とする。
【実施例】図１は本発明の一実施例の半導体集積回路を
示す平面図である。このうち（ｂ）のチップ２は、
（ａ）のチップ１の設計変更状態を示す。図２は図１の
機能ブロックを詳細に示した平面図である。図１の
（ａ），（ｂ）で示される機能ブロック配置は、ワンチ
ップマイクロコンピュータのものである。ここで、ブロ
ックＣ１はＣＰＵ等の主要機能ブロック、ブロックＡ
１，Ａ２，Ａ３，Ａ４は、周辺機能ブロックである。各
機能ブロックＡ１〜Ａ４，Ｃ１の外形は、長方形で一辺
の長さを定めて設計されている。又各周辺機能ブロック
Ａ１〜Ａ４は、図２に示す様に、主要機能ブロックとの
主なインターフェース信号を長さを定めた辺の定位置か
らブロック３内を貫いて入出力する様に設計されてい
る。インターフェース信号としては、信号Ａ，信号Ｂ，
信号Ｃ，信号２の入出力信号があり、各所定位置に定め
られる。この様にして設計された、各機能ブロックによ
り構成される１チップマイクロコンピュータの機能ブロ
ック配置の一例が、図１の（ａ）であるが、各機能ブロ
ックＡ１，Ａ２，Ｃ１は、長さを定めた辺を合わせる様
に配置される。ここで、周辺機能ブロックＡ１，Ａ２に
対する主な信号は、各周辺機能ブロックのつき合わされ
た辺の同じ位置から、同じ信号が入出力されている為
に、極めて小規模な配線、又は各機能ブロックを接して
配置するだけで結線される。図１の（ａ）のマイクロコ
ンピュータ用チップ１から機能ブロックＡ１を削除し、
新たにブロックＡ３，Ａ４を追加したものが、図１の
（ｂ）のマイクロコンピュータ用チップ２である。追加
した機能ブロックＡ３，Ａ４も、他の周辺機能ブロック
と同様な構成である為、ブロックの置き換えのみでも、
チップ上に空き領域は発生しない。図３は本発明の他の
実施例の半導体集積回路を示すブロック図である。図中
ブロックＣ２は、主要機能ブロック、ブロックＡ５，Ａ
６，Ａ７，Ａ８，Ａ９，Ａ１０，Ａ１１，Ａ１２は、周
辺機能ブロックである。図１に示した一実施例と異なる
のは、周辺機能ブロックを２列で配置する点である。周
辺機能のブロック単位が、チップ４，５全体に対して小
規模である場合、図１の実施例の様なブロック配置を行
なおうとすると、各機能ブロックの厚みがとれず、素子
配置が困難なものとなってしまい、素子密度の低下につ
ながりかねない。よって、本実施例の様に、周辺機能ブ
ロックを２列、ないしはそれ以上の数の列に分けてチッ
プ上に配置するように設計し、素子密度の低下を防ぐこ
とができる。図３の（ａ）のマイクロコンピュータ用チ
ップから機能ブロックＡ５を削除し、新たに、ブロック
Ａ１０，Ａ１１，Ａ１２を追加したものが、（ｂ）のマ
イクロコンピュータ用チップ５である。この際、２列あ
る周辺機能ブロックの、高さのバランスが崩れると、空
き領域が発生してしまう。本実施例の場合、機能ブロッ
クＡ７を左側の列に移動させ、ブロックＡ１０を左列に
ブロックＡ１１，Ａ１２を右列にそれぞれ配置してい
る。この場合も、周辺機能ブロックの置き換えのみで
も、チップ上に空き領域は発生しない。尚本実施例にお
いても、図２のブロックが用いられている。本実施例の
半導体集積回路は、各機能ブロックの外形が長方形で、
製品毎に、搭載されたり、されなかったりする機能ブロ
ック群の一辺の長さを、全ての製品に搭載される機能ブ
ロック、又は各製品固有の機能ブロックの一辺の１／ｎ
（ｎは自然数）にほぼ等しくする。例えば、ブロックＡ
２の縦寸法はブロックＣ１の半分、ブロックＡ１はブロ
ックＣ１の１／３である。又、製品毎に搭載されたり、
されなかったりする機能ブロック群同士を接続する信号
の入出力位置を、長さを定めた辺の一定位置に配置す
る。
示す平面図である。このうち（ｂ）のチップ２は、
（ａ）のチップ１の設計変更状態を示す。図２は図１の
機能ブロックを詳細に示した平面図である。図１の
（ａ），（ｂ）で示される機能ブロック配置は、ワンチ
ップマイクロコンピュータのものである。ここで、ブロ
ックＣ１はＣＰＵ等の主要機能ブロック、ブロックＡ
１，Ａ２，Ａ３，Ａ４は、周辺機能ブロックである。各
機能ブロックＡ１〜Ａ４，Ｃ１の外形は、長方形で一辺
の長さを定めて設計されている。又各周辺機能ブロック
Ａ１〜Ａ４は、図２に示す様に、主要機能ブロックとの
主なインターフェース信号を長さを定めた辺の定位置か
らブロック３内を貫いて入出力する様に設計されてい
る。インターフェース信号としては、信号Ａ，信号Ｂ，
信号Ｃ，信号２の入出力信号があり、各所定位置に定め
られる。この様にして設計された、各機能ブロックによ
り構成される１チップマイクロコンピュータの機能ブロ
ック配置の一例が、図１の（ａ）であるが、各機能ブロ
ックＡ１，Ａ２，Ｃ１は、長さを定めた辺を合わせる様
に配置される。ここで、周辺機能ブロックＡ１，Ａ２に
対する主な信号は、各周辺機能ブロックのつき合わされ
た辺の同じ位置から、同じ信号が入出力されている為
に、極めて小規模な配線、又は各機能ブロックを接して
配置するだけで結線される。図１の（ａ）のマイクロコ
ンピュータ用チップ１から機能ブロックＡ１を削除し、
新たにブロックＡ３，Ａ４を追加したものが、図１の
（ｂ）のマイクロコンピュータ用チップ２である。追加
した機能ブロックＡ３，Ａ４も、他の周辺機能ブロック
と同様な構成である為、ブロックの置き換えのみでも、
チップ上に空き領域は発生しない。図３は本発明の他の
実施例の半導体集積回路を示すブロック図である。図中
ブロックＣ２は、主要機能ブロック、ブロックＡ５，Ａ
６，Ａ７，Ａ８，Ａ９，Ａ１０，Ａ１１，Ａ１２は、周
辺機能ブロックである。図１に示した一実施例と異なる
のは、周辺機能ブロックを２列で配置する点である。周
辺機能のブロック単位が、チップ４，５全体に対して小
規模である場合、図１の実施例の様なブロック配置を行
なおうとすると、各機能ブロックの厚みがとれず、素子
配置が困難なものとなってしまい、素子密度の低下につ
ながりかねない。よって、本実施例の様に、周辺機能ブ
ロックを２列、ないしはそれ以上の数の列に分けてチッ
プ上に配置するように設計し、素子密度の低下を防ぐこ
とができる。図３の（ａ）のマイクロコンピュータ用チ
ップから機能ブロックＡ５を削除し、新たに、ブロック
Ａ１０，Ａ１１，Ａ１２を追加したものが、（ｂ）のマ
イクロコンピュータ用チップ５である。この際、２列あ
る周辺機能ブロックの、高さのバランスが崩れると、空
き領域が発生してしまう。本実施例の場合、機能ブロッ
クＡ７を左側の列に移動させ、ブロックＡ１０を左列に
ブロックＡ１１，Ａ１２を右列にそれぞれ配置してい
る。この場合も、周辺機能ブロックの置き換えのみで
も、チップ上に空き領域は発生しない。尚本実施例にお
いても、図２のブロックが用いられている。本実施例の
半導体集積回路は、各機能ブロックの外形が長方形で、
製品毎に、搭載されたり、されなかったりする機能ブロ
ック群の一辺の長さを、全ての製品に搭載される機能ブ
ロック、又は各製品固有の機能ブロックの一辺の１／ｎ
（ｎは自然数）にほぼ等しくする。例えば、ブロックＡ
２の縦寸法はブロックＣ１の半分、ブロックＡ１はブロ
ックＣ１の１／３である。又、製品毎に搭載されたり、
されなかったりする機能ブロック群同士を接続する信号
の入出力位置を、長さを定めた辺の一定位置に配置す
る。
【発明の効果】以上説明した様に、本発明は、例えばワ
ンチップマイクロコンピュータの周辺機能ブロックの外
形を長方形とし、その一辺の長さを定めて設計すること
によって、製品展開に伴なう周辺機能ブロックの追加、
削除による素子密度の低下を機能ブロックの形状変更な
しに防ぐことができるという効果があり、また周辺機能
ブロックと主要機能ブロックとの主なインターフェース
信号をブロック外形の長さを定めた辺の定位置を貫く様
に入出力される事により、周辺機能ブロックに対する配
線のほとんどは、極めて小規模な配線又は周辺機能ブロ
ックを接して配置するだけで結線されるから、製品展開
時の配線工数を激減させると同時に、チップとしての素
子密度の低下に大きな影響を与える配線領域の増大を最
小限に防ぐという効果もある。
ンチップマイクロコンピュータの周辺機能ブロックの外
形を長方形とし、その一辺の長さを定めて設計すること
によって、製品展開に伴なう周辺機能ブロックの追加、
削除による素子密度の低下を機能ブロックの形状変更な
しに防ぐことができるという効果があり、また周辺機能
ブロックと主要機能ブロックとの主なインターフェース
信号をブロック外形の長さを定めた辺の定位置を貫く様
に入出力される事により、周辺機能ブロックに対する配
線のほとんどは、極めて小規模な配線又は周辺機能ブロ
ックを接して配置するだけで結線されるから、製品展開
時の配線工数を激減させると同時に、チップとしての素
子密度の低下に大きな影響を与える配線領域の増大を最
小限に防ぐという効果もある。
Claims (2)
- 【請求項１】 複数の機能ブロックの組み合わせによっ
てチップ上に構成される半導体集積回路において、前記
機能ブロックの外形が方形で、前記機能ブロックのうち
特定の機能ブロックの一辺の長さを、それ以外の機能ブ
ロックの中で最大のものの一辺の１／ｎ（ｎは自然数）
になるように決めた事を特徴とする半導体集積回路。 【０００２】 - 【請求項２】 特定の機能ブロック同士を電気的に接続
する入出力位置は、設計変更に対応できるように、所定
の配列となっている請求項１に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4177844A JP3068336B2 (ja) | 1992-07-06 | 1992-07-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4177844A JP3068336B2 (ja) | 1992-07-06 | 1992-07-06 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163815A true JPH06163815A (ja) | 1994-06-10 |
| JP3068336B2 JP3068336B2 (ja) | 2000-07-24 |
Family
ID=16038104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4177844A Expired - Fee Related JP3068336B2 (ja) | 1992-07-06 | 1992-07-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3068336B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5616939A (en) * | 1993-09-03 | 1997-04-01 | Nec Corporation | Semiconductor device including rectangular functional blocks having at least one common length |
| JP2010272876A (ja) * | 2005-07-28 | 2010-12-02 | Sony Computer Entertainment Inc | モジュール設計方法及び装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS639133A (ja) * | 1986-06-27 | 1988-01-14 | エツセジ−エツセ ミクロエレツトロニカ ソチエタ ペル アノニマ | １チップマイクロコンピュータの製造方法及びその方法により製造される１チップマイクロコンピュータ |
-
1992
- 1992-07-06 JP JP4177844A patent/JP3068336B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS639133A (ja) * | 1986-06-27 | 1988-01-14 | エツセジ−エツセ ミクロエレツトロニカ ソチエタ ペル アノニマ | １チップマイクロコンピュータの製造方法及びその方法により製造される１チップマイクロコンピュータ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5616939A (en) * | 1993-09-03 | 1997-04-01 | Nec Corporation | Semiconductor device including rectangular functional blocks having at least one common length |
| JP2010272876A (ja) * | 2005-07-28 | 2010-12-02 | Sony Computer Entertainment Inc | モジュール設計方法及び装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3068336B2 (ja) | 2000-07-24 |
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