KR950020224A - 필드 프로그래머블 게이트 어레이 구현을 마스크 프로그래머블 논리셀 구현으로 변환하는 컴퓨터 기준 시스템 및 그 변환 방법 - Google Patents

필드 프로그래머블 게이트 어레이 구현을 마스크 프로그래머블 논리셀 구현으로 변환하는 컴퓨터 기준 시스템 및 그 변환 방법 Download PDF

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KR950020224A KR1019940040739A KR19940040739A KR950020224A KR 950020224 A KR950020224 A KR 950020224A KR 1019940040739 A KR1019940040739 A KR 1019940040739A KR 19940040739 A KR19940040739 A KR 19940040739A KR 950020224 A KR950020224 A KR 950020224A
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Abstract

본 발명의 방법 및 시스템에서는, FPGA 구현의 구성가능 논리 블럭, 신호 루팅 네트워크 및, 클럭 분포 트리가 마스크 프로그래머블 논리셀(MPLC) 기판에서 변환 처리가 완료된 이후에도 보존된다. MPLC 구현의 네트워크 레벨에서 MPLC 기판상에 대응하는 구조의 물리적 위치를 강제화함으로써, FPGA 구현중에 존재하는 관련 신호 및 클럭 지연이 MPLC 구현에서도 실질상 유지되고, 따라서 FPGA 구현과 MPLC 구현간에 기능적 등가가 보장된다.

Description

필드 프로그래머블 게이트 어레이 구현을 마스크 프로그래머블 논리셀 구현으로 변환하는 컴퓨터 기준 시스템 및 그 변환 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명의 프로그램된 기구(machinery)의 성분을 나타내는 시스템 블럭도.

Claims (20)

  1. 디지탈 논리 설계의 필드-프로그래머블 게이트 어레이(FPGA) 구현을 상기 디지탈 논리 설계의 마스크 프로그래머블 논리셀(MPLC) 구현으로 변환하는 방법에 있어서, (a) 상기 FPGA 구현을 달성하는 데에 사용되는, FPGA 라이브러리 및, 기판을 포함하는 패키지를 구비한 FPGA 소자를 선택하는 단계로서, 상기 기판에 각각이 상기 패키지상의 다수의 핀과 동작가능하도록 결합된 입력 및 출력 포트 및 거기에 포함된 프로그래머블 논리회로를 갖는 다수의 프로그래머블 입력 및 출력 인터페이스 블럭(IOBs)과, 각각이 입력 및 출력 포트와 거기에 포함된 프로그래머블 논리 회로를 갖는 다수의 프로그래머블 구성가능 논리 블럭(CLBs) 및, 제1의 신호 지연 세트를 갖는 상기 FPGA 소자내에 루팅 신호에 대한 제1신호 네트워크를 형성하도록 상기 CLB의 입력 및 출력 포트와 상기 IOB의 입력 및 출력 포트를 선택적으로 접속하는 다수의 프로그래머블 상호접속 스위치가 장착된 단계와 ; (b) 상기 FPGA 구현에 사용되는 상기 각 CLB에 대한 CLB 기재와, 상기 FPGA 구현에 사용되는 상기 각 IOB에 대한 IOB 기재 및, 상기 사용된 CLB와 상기 사용된 IOB의 입력 및 출력 포트간에 개설될 상호 접속을 명시하는 포트 접속성 명세를 포함하고, 상기 FPGA 소자내에 상기 제1신호 네트워크를 형성하기 위해, 상기 다수의 프로그래머블 상호접속 스위치에 의해 완성되는 상기 FPGA 구현에 대한 FPGA 네트리스트를 생성하는 단계와 ; (c) 상기 MPLC 구현을 달성하는 데에 사용되는 MPLC 라이브러리 및 MPLC 소자를 선택하는 단계로서, 상기 MPLC 소자는 적어도 하나의 상호접속 레벨과, 상기 MPLC 기판상에 다수의 소프트-CLB 및 다수의 소프트-IOB를 형성하도록 상기 적어도 하나의 상호접속 레벨에서 선택적으로 구성될 수 있는 논리셀의 어레이가 장착된 기판을 포함하는 패키지를 구비하는데, 여기서, 제2 신호 지연 세트를 갖는 상기 MPLC 소자내에 루팅 신호에 대한 제2 신호 네트워크로서 상기 제1 신호 네트워크에 물리적으로 대응하는 상기 제2 신호 네트워크를 형성하기 위해, 상기 MPGA 기판에 산정가능 기하의 금속층을 인가함으로써 상기 각 소프트-CLB 및 상기 각 소프트-IOB는 상기 적어도 하나의 상호접속 레벨에서 접속가능한 입력 및 출력 포트를 갖는 단계와 ; (d) 상기 MPLC 구현에 대한 MPLC 네트리스트를 생성하는 단계로서, 상기 MPLC 네트리스트가 상기 MPLC 기판상에 형성될 상기 각 소프트-CLB에 대한 소프트-CLB 기재와, 상기 MPLC 네트리스트에 명시된 상기 소프트-CLB의 입력 및 출력 포트의 접속성을 명시하는 소프트-CLB 접속성 기재와, 상기 MPLC 기판상에 형성될 상기 각 소프트-IOB에 대한 소프트-IOB 기재 및, 상기 MPLC 네트리스트에 명시된 상기 소프트-IOB의 입력 및 출력 포트의 접속성을 명시하는 소프트-IOB 접속성 기재를 구비하는 상기 MPLC 구현에 관한 계층 정보를 포함하는 단계 및 ; (e) 상기 MPLC 기판상의 상기 각 소프트-CLB 및 상기 각 소프트-IOB의 물리적 위치를 명시하는 기하학적 정보 및, 상기 FPGA 구현중에 존재하는 상대적 신호 지연이 상기 MPLC 구현에서도 실질상 유지됨으로써 상기 FPGA 구현과 상기 MPLC 구현간에 기능상 등가를 보장하도록, 상기 소프트-CLB 접속성 기재 및 상기 소프트-IOB 접속성 기재에 따라 상기 CLB 및 IOB의 입력 및 출력 포트를 상호접속하는 상기 MPLC 기판상의 신호 경로를 명시하는 기하학적 정보를 포함하는 기하학적 데이타베이스를 생성하기 위해 상기 수정된 MPLC 네트리스트 및 상기 MPLC 라이브러리를 사용하는 단계를 포함하는 것을 특징으로 하는 필드 프로그래머블 게이트 어레이 구현을 마스크 프로그래머블 논리셀 구현으로 변환하는 방법.
  2. 제1항에 있어서, 단계(a)에서, 상기 선택된 FPGA 소자는 상기 CLB 및 IOB에 의해 사용되는 클럭 신호를 산출하는 클럭 신호 산출 수단 및, 상기 클럭 신호를 상기 CLB 및 IOB를 루팅하는 제1의 다수의 전도성 소자를 갖는 클럭 신호 분포 구조를 더 포함하고, 상기 단계(d) 이후에, 상기 MPLC 네트리스트에, 상기 MPLC 기판상의 상기 클럭 신호 산출 수단의 기재 및 상기 MPLC 기판상의 상기 클럭 신호 분포 구조의 기재를 추가함으로써 수정된 MPLC 네트리스트를 산출하는 단계를 더 포함하며, 상기 기하학적 데이타베이스는, 상기 MPLC 기판상의 상기 클럭 신호 산출 수단 및 상기 리세트 신호 산출 수단의 물리적 위치를 명시하는 기하학적 정보 및 상기 MPLC 기판상의 상기 클럭 신호 분포 구조의 물리적 루팅을 명시하는 기하학적 정보를 더 포함하는 것을 특징으로 하는 필드 프로그래머블 게이트 어레이 구현을 마스크 프로그래머블 논리셀 구현으로 변환하는 방법.
  3. 제1항에 있어서, 단계(d)중에, 상기 FPGA 구현을 실현할 때 사용되지 않은 상기 FPGA 소자의 상기 각 CLB에 대한 소프트-CLB 로드를 상기 MPLC 네트리스트에 추가하는 단계를 더 포함하는 것을 특징으로 하는 필드 프로그래머블 게이트 어레이 구현을 마스크 프로그래머블 논리셀 구현으로 변환하는 방법.
  4. 제3항에 있어서, (f) 상기 MPGA 기판상에 상기 금속층을 형성하는데 사용되는 사진석판 처리 마스크 세트를 산출하도록 상기 기하학적 데이타베이스를 사용하는 단계를 더 포함하는 것을 특징으로 하는 필드 프로그래머블 게이트 어레이 구현을 마스크 프로그래머블 논리셀 구현으로 변환하는 방법.
  5. 제4항에 있어서, (g) 상기 MPGA 기판상에 상기 금속층을 형성하도록 상기 산출된 사진석 처리 마스크 세트를 사용하는 단계를 더 포함하는 것을 특징으로 하는 필드 프로그래머블 게이트 어레이 구현을 마스크 프로그래머블 논리셀 구현으로 변환하는 방법.
  6. 제1항에 있어서, 상기 MPLC 구현은 마스크 프로그래머블 게이트 어레이(MPGA) 구현이고, 상기 MPLC 소자는 MPGA 소자이며, 상기 MPLC 라이브러리는 MPGA 라이브러리인 것을 특징으로 하는 필드 프로그래머블 게이트 어레이 구현을 마스크 프로그래머블 논리셀 구현으로 변환하는 방법.
  7. 제1항에 있어서, 상기 MPLC 구현은 마스크 프로그래머블 표준셀(MPSC) 구현이고, 상기 MPLC 소자는 MPSC 소자이며, 상기 MPLC 라이브러리는 MPSC 라이브러리인 것을 특징으로 하는 필드 프로그래머블 게이트 어레이 구현을 마스크 프로그래머블 논리셀 구현으로 변환하는 방법.
  8. 제2항에 있어서, 상기 기하학적 데이타베이스의 산출 중에, 상기 각 소프트-CLB는 상기 FPGA 기판상의 대응하는 CLB의 물리적 위치와 상대적으로 동일한 상기 MPLC 기판상의 물리적 위치에 배치되고, 상기 각 소프트-IOB는 상기 FPGA 기판상의 대응하는 IOB의 물리적 위치와 상대적으로 동일한 상기 MPLC 기판상의 물리적 위치에 배치되고, 상기 MPLC 기판상의 상기 각 클럭 신호 산출 수단은 FPGA 기판상의 대응하는 클럭 신호 산출 수단의 물리적 위치와 상대적으로 동일한 상기 MPLC 기판상의 물리적 위치에 배치되며, 상기 MPLC 기판상의 상기 클럭 신호 분포 구조의 물리적 루팅은 상기 FPGA 기판상의 대응하는 클럭 분포 구조의 신호 루트와 상대적으로 동일한 상기 MPLC 기판상의 신호 루트를 따라 루트되는 것을 특징으로 하는 필드 프로그래머블 게이트 어레이 구현을 마스크 프로그래머블 논리셀 구현으로 변환하는 방법.
  9. 디지탈 논리 설계의 필드 프로그래머블 게이트 어레이 구현을 상기 디지탈 논리 설계의 마스크 프로그래머블 논리셀(MPLC) 구현으로 변환하는 방법에 있어서, (a) 상기 FPGA 구현을 달성하는 데에 사용되는, FPGA 라이브러리 및, 기판을 포함하는 패키지를 구비한 FPGA 소자를 선택하는 단계로서, 상기 기판에 각각이 상기 패키지상의 다수의 핀과 동작가능하도록 결합된 입력 및 출력 포트 및 거기에 포함된 프로그래머블 논리회로를 갖는 다수의 프로그래머블 입력 및 출력 인터페이스 블럭(IOBs)과, 각각이 입력 및 출력 포트와 거기에 포함된 프로그래머블 논리 회로를 갖는 다수의 프로그래머블 구성가능 논리 블럭(CLBs)과, 제1의 신호 지연 세트를 갖는 상기 FPGA 소자내에 루팅 신호에 대한 제1신호 네트워크를 형성하도록 상기 CLB의 입력 및 출력 포트와 상기 IOB의 입력 및 출력 포트를 선택적으로 접속하는 다수의 프로그래머블 상호접속 스위치와, 상기 CLB 및 IOB에 의해 사용되는 클럭 신호를 산출하는 클럭 신호 산출 수단 및 ; 상기 클럭 신호를 상기 CLB 및 IOB에 루트하는 제1의 다수의 전도성 요소를 갖는 클럭 신호 분포 구조가 장착된 단계와 ; (b) 상기 FPGA 구현에 사용되는 상기 각 CLB에 대한 CLB 기재와, 상기 FPGA 구현에 사용되는 상기 각 IOB에 대한 IOB 기재 및, 상기 사용된 CLB와 상기 사용된 IOB의 입력 및 출력 포트간에 개설될 상호 접속을 명시하는 포트 접속성 명세를 포함하고, 상기 FPGA 소자내에 상기 제1신호 네트워크를 형성하기 위해, 상기 다수의 프로그래머블 상호접속 스위치에 의해 완성되는 상기 FPGA 구현에 대한 FPGA 네트리스트를 생성하는 단계와 ; (c) 상기 MPLC 구현을 달성하는 데에 사용되는 MPLC 라이브러리 및 MPLC 소자를 선택하는 단계로서, 상기 MPLC 소자는, 적어도 하나의 상호접속 레벨을 갖고 상기 MPLC 기판상에 다수의 소프트-CLB 및 다수의 소프트-IOB를 형성하도록 상기 적어도 하나의 상호접속 레벨에서 선택적으로 구성될 수 있는 논리셀의 어레이를 갖는 기판을 포함하는 패키지를 구비하는데, 여기서, 제2 신호 지연 세트를 갖는 상기 MPLC 소자내에 루팅 신호에 대한 제2 신호 네트워크로서 상기 제1 신호 네트워크에 물리적으로 대응하는 상기 제2 신호 네트워크를 형성하기 위해, 상기 MPGA 기판에 산정가능 기하의 금속층을 인가함으로써 상기 각 소프트-CLB 및 상기 각 소프트-IOB는 상기 상호접속 레벨에서 접속될 수 있는 입력 및 출력 포트를 갖는 단계와 ; (d) 상기 MPLC 기판상에 형성될 상기 각 소프트-CLB에 대한 소프트-CLB 기재와, 상기 MPLC 네트리스트에 명시된 상기 소프트-CLB에 대한 소프트-CLB기재와,상기 MPLC 네트릭스트에 명시된 상기 소프트-IOB의 입력 및 출력 포트의 접속성을 명시하는 소프트-CLB 접속성 기재와, 상기 MPLC 기판상에 형성될 상기 각 소프트 IOB에 대한 소프트-IOB기재 및 상기 MPLC 네트리스트에 명시된 상기 소프트IOB의 입력 및 출력 포트의 접속서을 명시하는 소프트-IOB 접속성 기재를 포함하는 상기 MPLC 구현에 대한 MPLC 네트리스트를 생성하는 단계와 ; (e) (1) 상기 FPGA 구현을 실현할 때 사용되지 않은 상기 FPGA 소자의 상기 각 CLB에 대한 소프트-CLB 로드와, (2) 상기 MPLC 기판상에 위치한 상기 클럭 신호 산출 수단의 기재 및, (3) 상기 MPLC 기판상에 위치한 상기 클럭 신호 분포 구조의 기재를 상기 MPLC 네트리스트에 추가함으로써 수정된 MPLC 네트리스트를 산출하는 단계 및 ; (f) 상기 MPLC 기판상의, 상기 각 소프트-CLB의 물리적 위치와, 상기 각 소프트-IOB의 물리적 위치 및 상기 클럭 신호 산출 수단의 물리적 위치에 관한 기하학적 정보 및, 상기 소프트-CLB 접속성 기재 및 상기 소프트-IOB 접속송 기재에 따라 상기 CLB 및 IOB의 입출력 포트를 상호 접속하는 상기 MPLC 기판상의 신호경로 및 상기 클럭 신호 분포 구조의 물리적 루팅을 명시하는 기하학적 정보를 포함하는데, 여기서 상기 MPLC 기판상의 상기 소프트-CLB, 상기 소프트-IOB 및 상기 클럭 신호 산출 수단의 물리적 위치는 상기 FPGA 기판상의, 대응하는 소프트-CLB, 대응하는 소프트-IOB 및 대응하는 클럭 신호 산출 수단의 상대 물리적 위치와 동일하여 상기 FPGA 구현중에 존재하는 상대적 신호 및 클럭 지연이 상기 MPLC 구현에서도 실질상 유지됨으로써 상기 FPGA 구현과 상기 MPLC 구현간에 기능상 등가를 보장하는 기하학적 데이타베이스를 생성하도록 상기 수정된 MPLC 네트리스트 및 상기 MPLC 라이브러리를 사용하는 단계를 포함하는 것을 특징으로 하는 필드 프로그래머블 게이트 어레이 구현을 마스크 프로그래머블 논리셀 구현으로 변환하는 방법.
  10. 제9항에 있어서, (g) 상기 MPGA 기판상에 상기 금속층을 형성하는데 사용되는 사진석판 처리 마스크세트를 산출하도록 상기 기하학적 데이타베이스를 사용하는 단계를 더 포함하는 것을 특징으로 하는 필드 프로그래머블 게이트 어레이 구현을 마스크 프로그래머블 논리셀 구현으로 변환하는 방법.
  11. 제10항에 있어서, (h) 상기 MPGA 기판상에 상기 금속층을 형성하도록 상기 산출된 사진석판 처리 마스크 세트를 사용하는 단계를 더 포함하는 것을 특징으로 하는 필드 프로그래머블 게이트 어레이 구현을 마스크 프로그래머블 논리셀 구현으로 변환하는 방법.
  12. 제9항에 있어서, 상기 MPLC 구현은 마스크 프로그래머블 게이트 어레이(MPGA) 구현이고, 상기 MPLC 소자는 MPGA 소자이며, 상기 MPLC 라이브러리는 MPGA 라이브러리인 것을 특징으로 하는 필드 프로그래머블 게이트 어레이 구현을 마스크 프로그래머블 논리셀 구현으로 변환하는 방법.
  13. 제9항에 있어서, 상기 MPLC 구현은 마스크 프로그래머블 표준셀(MPSC) 구현이고, 상기 MPLC 소자는 MPSC 소자이며, 상기 MPLC 라이브러리는 MPSC 라이브러리인 것을 특징으로 하는 필드 프로그래머블 게이트 어레이 구현을 마스크 프로그래머블 논리셀 구현으로 변환하는 방법.
  14. 디지탈 논리 설계의 필드 프로그래머블 게이트 어레이(FPGA) 구현을 상기 디지탈 논리 설계의 마스크 프로그래머블 논리셀(MPLC) 구현으로 변환하는 컴퓨터 기준 시스템에 있어서, 상기 FPGA 구현을 달성하는 데에 사용되는, FPGA 라이브러리 및, 기판을 포함하는 패키지를 구비한 FPGA 소자를 나타내는 정보를 구비하되, 상기 기판에 각각이 상기 패키지 상의 다수의 핀과 동작가능하도록 결합된 입력 및 출력 포트와 거기에 포함된 프로그래머블 논리 회로를 갖는 다수의 프로그래머블 입력 및 출력 인터페이스 블럭(IOBs)과, 각각이 입력 및 출력 포트와 거기에 포함된 프로그래머블 논리 회로를 갖는 다수의 프로그래머블 구성가능 논리 블럭(CLBs) 및, 확정가능한 신호 지연량을 갖는 상기 FPGA 소자의 루팅 신호에 대한 제1 신호 네트워크를 상기 FPGA 기판상에 형성하도록 상기 CLB의 입력 및 출력 포트와 상기 IOB의 입력 및 출력 포트를 선택적으로 접속하는 다수의 프로그래머블 상호접속 스위치가 장착된 정보 저장용 정보 저장 수단과 ; 상기 정보 저장 수단에 동작가능하도록 결합되고, 상기 FPGA 소자를 사용하여 상기 FPGA 구현에 대한 FPGA 네트리스트를 나타내는 제1 데이타 구조를 생성하되, 상기 FPGA 네트리스트가 상기 FPGA 구현에 사용되는 상기 각 CLB에 대한 CLB 기재와, 상기 FPGA 구현에 사용되는 상기 각 IOB에 대한 IOB 기재 및, 상기 사용된 CLB와 상기 사용된 IOB의 입력 및 출력 포트간에 개설될 상호 접속을 명시하는 포트 접속성 명세를 포함하고 상기 FPGA 소자내에 상기 제1 신호 네트워크를 형성하기 위해 상기 다수의 프로그래머블 상호 접속 스위치에 의해 완성되는 계층 정보를 포함하는 프로그램된 정보 처리 수단을 포함하는데, 상기 정보 저장 수단은 상기 MPLC 구현을 실현하는데에 사용된 선택된 MPLC 소자 및 MPLC 라이브러리를 나타내는 정보를 더 저장하되, 상기 MPLC 소자는, 적어도 하나의 상호 접속 레벨을 갖고 상기 MPLC 기판상에 다수의 소프트-CLB 및 다수의 소프트-IOB를 형성하도록 상기 적어도 하나의 상호접속 레벨에서 선택적으로 구성가능한 논리셀의 어레이가 장착된 기판을 포함하는 패키지를 구비하는데, 여기서, 확정가능한 신호 지연량을 갖는 상기 MPLC 소자내의 루팅 신호에 대한 제2 신호 네트워크로서 상기 제1 신호 네트워크에 물리적으로 대응하는 상기 제2 신호 네트워크를 형성하기 위해, 상기 MPGA 기판에 산정가능 기하의 금속층을 인가함으로써 상기 각 소프트-CLB 및 상기 각 소프-IOB는 상기 적어도 하나의 상호접속 레벨에서 접속가능한 입력 및 출력 포트를 갖고, 상기 프로그램된 정보 처리 수단은 상기 MPLC 소자를 사용하여 상기 MPLC 구현에 대한 MPLC 네트리스트를 나타내는 제2 정보 구조를 더 생성하되, 상기 MPLC 네트리스트는 상기 MPLC 기판상에 형성될 상기 각 소프트-CLB에 대한 소프트-CLB 기재와, 상기 MPLC 네트리스트에 명시된 상기 소프트-CLB의 입력 및 출력 포트의 접속성을 명시하는 소프트-CLB 접속성 기재와, 상기 MPLC 기판상에 형성될 상기 각 소프트-IOB에 대한 소프트-IOB 기재 및, 상기 MPLC 네트리스트에 명시된 상기 소프트-IOB의 입력 및 출력 포트의 접속성을 명시하는 소프트-IOB 접속성 기재를 구비한 계층 정보를 포함하고, 상기 프로그램된 정보 처리 수단은 상기 수정된 MPLC 네트리스트 및 상기 MPLC 라이브러리를 사용하여 기하학적 데이타베이스를 더 생성하되, 상기 기하학적 데이타베이스는 상가 각 소프트-CLB와, 상기 각 소프트-IOB 및, 상기 클럭 신호 산출 수단의 물리적 위치를 명시하는 기하학적 정보 및, 상기 FPGA 구현의 상기 제1 신호 네트워크에 존재하는 관련 신호 지연이 상기 MPLC 구현의 상기 제2 신호 네트워크에서도 실질상 유지됨으로써 상기 FPGA 구현과 상기 MPLC 구현간에 기능적 등가를 보장하도록, 상기 소프트-CLB 접속성 기재 및 상기 소프트-IOB 접속성 기재에 따라 상기 CLB 및 IOB의 입력 및 출력 포트를 상호접속하는 상기 MPLC 기판상의 신호 경로의 물리적 루팅을 명시하는 기하학적 정보를 포함하는 것을 특징으로 하는 필드 프로그래머블 게이트 어레이 구현을 마스크 프로그래머블 논리셀 구현으로 변환하는 컴퓨터 기준 시스템.
  15. 제14항에 있어서, 상기 FPGA 소자는 상기 CLB 및 IOB에 의해 사용되는 클럭 신호를 산출하는 클럭 신호 산출 수단과 ; 상기 클럭 신호를 상기 CLB 및 IOB에 루팅하는 제1의 다수의 전도성 소자를 갖는 클럭 신호 분포 구조 및 ; 상기 CLB 및 상기 IOB에 의해 사용되는 리세트 신호를 산출하는 리세트 신호 산출 수단 ; 을 더 포함하고, 상기 컴퓨터 기준 시스템은 상기 MPLC 기판상의 상기 클럭 신호 산출 수단 및 상기 MPLC 기판상의 상기 클럭 신호 분포 구조를 더 구비한 수정된 MPLC 네트리스트를 산출하도록 상기 제2 정보 구조에 정보를 추가하는 수단을 더 포함하고 ; 상기 프로그램된 정보 처리 수단은 상기 수정된 MPLC 네트리스트 및 상기 MPLC 라이브러리를 사용하여 부가적인 기하학적 정보를 생성하고 그 부가적인 기하학적 정보를 상기 기하학적 데이타베이스에 추가하고, 상기 부가적인 기하학적 정보는 상기 MPLC 기판상의 상기 클럭 신호 산출 수단의 물리적 위치 및 상기 MPLC 기판상의 상기 클럭 신호 분포 구조의 물리적 루팅을 더 명시하는 것을 특징으로 하는 필드 프로그래머블 게이트 어레이 구현을 마스크 프로그래머블 논리셀 구현으로 변환하는 컴퓨터 기준 시스템.
  16. 제15항에 있어서, 상기 프로그램된 정보 처리 수단은 상기 FPGA 구현을 실현할 때 사용되지 않은 상기 FPGA 소자의 상기 각 CLB에 대한 소프트-CLB 로드를 상기 수정된 MPLC 네트리스트에 추가하는 수단을 더 포함하는 것을 특징으로 하는 필드 프로그래머블 게이트 어레이 구현을 마스크 프로그래머블 논리셀 구현으로 변환하는 컴퓨터 기준 시스템.
  17. 제15항에 있어서, 상기 기하학적 데이타베이스를 사용하여 사진석판 처리 마스크 세트를 산출하는 수단을 더 포함하는 것을 특징으로 하는 필드 프로그래머블 게이트 어레이 구현을 마스크 프로그래머블 논리셀 구현으로 변환하는 컴퓨터 기준 시스템.
  18. 제17항에 있어서, 상기 산출된 사진석판 처리 마스크를 사용하여 상기 MPGA 기판상에 상기 금속층을 형성하는 수단을 더 포함하는 것을 특징으로 하는 필드 프로그래머블 게이트 어레이 구현을 마스크 프로그래머블 논리셀 구현으로 변환하는 컴퓨터 기준 시스템.
  19. 제15항에 있어서, 상기 MPLC 구현은 마스크 프로그래머블 게이트 어레이(MPGA) 구현이고, 상기 MPLC 소자는 MPGA 소자이며, 상기 MPLC 라이브러리는 MPGA 라이브러리인 것을 특징으로 하는 필드 프로그래머블 게이트 어레이 구현을 마스크 프로그래머블 논리셀 구현으로 변환하는 컴퓨터 기준 시스템.
  20. 제15항에 있어서, 상기 MPLC 구현은 마스크 프로그래머블 표준셀(MPSC) 구현이고, 상기 MPLC 소자는 MPSC 소자이며, 상기 MPLC 라이브러리는 MPSC 라이브러리인 것을 특징으로 하는 필드 프로그래머블 게이트 어레이 구현을 마스크 프로그래머블 논리셀 구현으로 변환하는 컴퓨터 기준 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940040739A 1993-12-30 1994-12-29 필드 프로그래머블 게이트 어레이 구현을 마스크 프로그래머블 논리셀 구현으로 변환하는 컴퓨터 기준 시스템 및 그 변환 방법 KR0148405B1 (ko)

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Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5752006A (en) * 1996-01-31 1998-05-12 Xilinx, Inc. Configuration emulation of a programmable logic device
US5815405A (en) * 1996-03-12 1998-09-29 Xilinx, Inc. Method and apparatus for converting a programmable logic device representation of a circuit into a second representation of the circuit
US5949983A (en) * 1996-04-18 1999-09-07 Xilinx, Inc. Method to back annotate programmable logic device design files based on timing information of a target technology
US5926035A (en) * 1996-06-26 1999-07-20 Cypress Semiconductor Corp. Method and apparatus to generate mask programmable device
US5943488A (en) * 1996-06-26 1999-08-24 Cypress Semiconductor Corp. Method and apparatus to generate mask programmable device
US5936868A (en) * 1997-03-06 1999-08-10 Harris Corporation Method for converting an integrated circuit design for an upgraded process
US5991523A (en) * 1997-03-18 1999-11-23 Xilinx, Inc. Method and system for HDL global signal simulation and verification
US6078735A (en) * 1997-09-29 2000-06-20 Xilinx, Inc. System and method for generating memory initialization logic in a target device with memory initialization bits from a programmable logic device
US6243849B1 (en) * 1998-03-13 2001-06-05 Lsi Logic Corporation Method and apparatus for netlist filtering and cell placement
US7389487B1 (en) * 1998-04-28 2008-06-17 Actel Corporation Dedicated interface architecture for a hybrid integrated circuit
US6492833B1 (en) * 1998-04-30 2002-12-10 Altera Corporation Configurable memory design for masked programmable logic
US6219819B1 (en) 1998-06-26 2001-04-17 Xilinx, Inc. Method for verifying timing in a hard-wired IC device modeled from an FPGA
US6334169B1 (en) 1998-09-30 2001-12-25 International Business Machines Corporation System and method for improved bitwrite capability in a field programmable memory array
US6311316B1 (en) * 1998-12-14 2001-10-30 Clear Logic, Inc. Designing integrated circuit gate arrays using programmable logic device bitstreams
US6236229B1 (en) 1999-05-13 2001-05-22 Easic Corporation Integrated circuits which employ look up tables to provide highly efficient logic cells and logic functionalities
US6245634B1 (en) 1999-10-28 2001-06-12 Easic Corporation Method for design and manufacture of semiconductors
US6331733B1 (en) 1999-08-10 2001-12-18 Easic Corporation Semiconductor device
US6194912B1 (en) 1999-03-11 2001-02-27 Easic Corporation Integrated circuit device
US6453447B1 (en) 1999-08-19 2002-09-17 Aeroflex Utmc Microelectronic Systems Inc. Method for fabricating integrated circuits
JP4642304B2 (ja) * 1999-11-29 2011-03-02 セロツト・インコーポレーテツド 汎用のハードウエアデバイス及び方法とそれと共に使用するツール
US7185293B1 (en) 1999-11-29 2007-02-27 Cellot, Inc. Universal hardware device and method and tools for use therewith
US6331790B1 (en) 2000-03-10 2001-12-18 Easic Corporation Customizable and programmable cell array
US6756811B2 (en) * 2000-03-10 2004-06-29 Easic Corporation Customizable and programmable cell array
US6490707B1 (en) * 2000-07-13 2002-12-03 Xilinx, Inc. Method for converting programmable logic devices into standard cell devices
US6629308B1 (en) * 2000-07-13 2003-09-30 Xilinx, Inc. Method for managing database models for reduced programmable logic device components
US6577158B2 (en) * 2001-01-31 2003-06-10 Stmicroelectronics, Inc. Interconnect circuitry for implementing bit-swap functions in a field programmable gate array and method of operation
US6742172B2 (en) * 2002-03-29 2004-05-25 Altera Corporation Mask-programmable logic devices with programmable gate array sites
US7290237B2 (en) * 2003-06-23 2007-10-30 Altera Corporation Method for programming a mask-programmable logic device and device so programmed
US6952813B1 (en) 2003-07-30 2005-10-04 Xilinx, Inc. Method and apparatus for selecting programmable interconnects to reduce clock skew
US7038490B1 (en) * 2003-09-12 2006-05-02 Lattice Semiconductor Corporation Delay-matched ASIC conversion of a programmable logic device
US6996795B2 (en) * 2003-12-04 2006-02-07 International Business Machines Corporation Data processing in digital systems
US7260807B2 (en) * 2003-12-12 2007-08-21 Synopsys, Inc. Method and apparatus for designing an integrated circuit using a mask-programmable fabric
US7100142B2 (en) * 2004-04-07 2006-08-29 Synopsys, Inc. Method and apparatus for creating a mask-programmable architecture from standard cells
US7707472B1 (en) 2004-05-17 2010-04-27 Altera Corporation Method and apparatus for routing efficient built-in self test for on-chip circuit blocks
US7278122B2 (en) * 2004-06-24 2007-10-02 Ftl Systems, Inc. Hardware/software design tool and language specification mechanism enabling efficient technology retargeting and optimization
US7243329B2 (en) * 2004-07-02 2007-07-10 Altera Corporation Application-specific integrated circuit equivalents of programmable logic and associated methods
US7373631B1 (en) * 2004-08-11 2008-05-13 Altera Corporation Methods of producing application-specific integrated circuit equivalents of programmable logic
US7401203B2 (en) * 2004-09-14 2008-07-15 International Business Machines Corporation Method for wiring allocation and switch configuration in a multiprocessor environment
US7620924B2 (en) * 2005-03-14 2009-11-17 Lsi Corporation Base platforms with combined ASIC and FPGA features and process of using the same
US7509602B2 (en) * 2005-06-02 2009-03-24 Eve S.A. Compact processor element for a scalable digital logic verification and emulation system
US7373630B1 (en) * 2005-12-12 2008-05-13 Altera Corporation Methods for improved structured ASIC design
US8161469B1 (en) * 2005-12-13 2012-04-17 Altera Corporation Method and apparatus for comparing programmable logic device configurations
US7800919B2 (en) * 2006-03-24 2010-09-21 Rockwell Automation Technologies, Inc. Programmable routing module
US8629006B2 (en) * 2006-12-05 2014-01-14 Agate Logic, Inc. Hybrid integrated circuits and their methods of fabrication
US20080252622A1 (en) * 2007-04-16 2008-10-16 Tpo Displays Corp. Systems for displaying images and driving method thereof
US8365111B2 (en) * 2008-02-29 2013-01-29 Et International, Inc. Data driven logic simulation
US8667437B2 (en) * 2008-03-17 2014-03-04 Xilinx, Inc. Creating a standard cell circuit design from a programmable logic device circuit design
US20090313413A1 (en) * 2008-06-12 2009-12-17 Yariv Aridor method for wiring allocation and switch configuration in a multiprocessor environment
US9762246B2 (en) 2011-05-20 2017-09-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with a storage circuit having an oxide semiconductor
CN109684653B (zh) * 2017-10-19 2023-12-22 成都海存艾匹科技有限公司 含有可编程计算单元的可编程门阵列封装
CN112528583B (zh) * 2020-12-18 2022-04-01 广东高云半导体科技股份有限公司 多线程综合方法及用于fpga开发的综合系统

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5329470A (en) * 1988-12-02 1994-07-12 Quickturn Systems, Inc. Reconfigurable hardware emulation system
US5109353A (en) * 1988-12-02 1992-04-28 Quickturn Systems, Incorporated Apparatus for emulation of electronic hardware system
US4978633A (en) * 1989-08-22 1990-12-18 Harris Corporation Hierarchical variable die size gate array architecture
US5189629A (en) * 1990-06-06 1993-02-23 Hughes Aircraft Company Method of logic gate reduction in a logic gate array
US5224056A (en) * 1991-10-30 1993-06-29 Xilinx, Inc. Logic placement using positionally asymmetrical partitioning algorithm
US5337255A (en) * 1991-10-30 1994-08-09 Xilinx, Inc. Method for implementing set/reset synchronously or asynchronously in a programmable logic device
US5349248A (en) * 1992-09-03 1994-09-20 Xilinx, Inc. Adaptive programming method for antifuse technology

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Publication number Publication date
KR0148405B1 (ko) 1998-11-16
US5526278A (en) 1996-06-11
JP2614986B2 (ja) 1997-05-28
TW396312B (en) 2000-07-01
JPH07254019A (ja) 1995-10-03

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