TW396312B

TW396312B - Method and apparatus for converting field-programmable gate array implementations into mask-programmable logic cell implementations

Info

Publication number: TW396312B
Application number: TW083103811A
Authority: TW
Inventors: Gary Paul Powell
Original assignee: At & T Corp
Priority date: 1993-12-30
Filing date: 1994-04-27
Publication date: 2000-07-01
Also published as: JP2614986B2; KR950020224A; JPH07254019A; US5526278A; KR0148405B1

Description

A7 B7 經濟部中央橾準局員工消費合作社印装五、發明説明（1 ) 發明領域此發明通常是關於一種將可場程式閘陣列設備轉換成可罩程式邏輯單元設備的方法和裝置。較特別地，此發明是關於一種將可場程式閘陣列（F P GA)設備轉換成可罩程式閘陣列（MPGA)設備或可罩程式標準單元（ MP S C )設備之改良的方法和裝置。習知技藝之簡述 / 如積體電路（I C )晶片之電子元件，於現在人類努力的不同領域，例如，包括製造、工業、科學、國防、娛樂和教育中被使用。實言之，此元件的目的.，是當信號提供給它的終端（即接腳）時，執行不同的功能》從設計的觀點來看，每個元件其特徵在於執行所謂將它的輸入信號轉換（即變換）成爲它的輸出信號的功能》於數位電子型式之元件的實例中，輸入和輸出信號是受限於離散（即二進位）數值或變數，而在此元件數位輸入和输出信號之間可被執行之變換（即功能）的數目，是受到此元件可能得到之可能狀態的數目和元件可能發生之狀態轉變的限制。在元件之數位輸入和輸出變數之間所執行的不问變換’一般是以布林代數（Boolean algebra)來描述’而這些變換，經常引用布林代數。這些布林函數的做法’基本上是爲了任何特別的需要使用可執行基本布林函數之較簡單元件（如邏輯閘之、數位電子設計〃的完成或實現。合成之邏輯電路，典型上是使用慣用之代數簡化 (請先閲讀背面之注意事項再填寫本頁) --5

本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）一 4 - 經濟部中央裸準局員工消費合作社印裝 A7 _____B7__五、發明説明（2 ) 法來簡化，像卡諾繪圖 '真值表等。因此，在特別的做法中，藉由結合和互相連絡若干此類邏輯閘的輸入和輸出，實際上任何特別的數位邏輯設計是可以實現的。一般上此技術是慣於完成一個確定邏輯閘的型態之特別的數位邏輯設計，而此結合和互相連絡對實現數位邏輯設計之輸入、輸出的功能，是有效的。因此’理論上完成特別的邏輯數位設計之狀態有無限的方法，其特徵在於布林式的特定組合。當然，在多數實例中的目的，是爲了發 .覺一種用最少之邏輯閘數目來實現其設計功能的工具。當特別之數位邏輯設計完成時，實質上使用一種有效之技術來完成此數位邏輯設計是必需的。目前’可場程式閘陣列（F P GA )裝置，已非常普遍地在低風險之原型和低產量之生產應用上被享用。在結構上，每個可場程式閘陣列裝置，包含有若干實現於矽基板上之基本元件，其內含於晶片包裝中，即所謂 :晶片包裝上之接腳；執行基本邏輯運作之陣列可配置邏輯方塊（CLB):在晶片包裝上之接腳以特別可配置邏輯方塊（C L B s )作爲介面之一組輸入/輸出介面方塊 (I Ο B );和在可配置邏輯方塊（CLBs)和輸入輸出介面方塊（I 0B )間執行信號通路功能之可程式相互連接開關閘。典型上，每個可配置邏輯方塊（C L B )和輸入輸出介面方塊（IOB)，可選擇性地被配置以實現一個定義於輸入和輸出本身所需之邏輯功能的組合和序列邏輯。每本氏張尺度適用中國國家橾準（CNS ) A4規格（_210X297公釐） ~~~ -5 - (請先閱讀背面之注意事項再填寫本頁) '裝. 訂經濟部中央標準局員工消費合作杜印製 A 7 ___ _B7_五、發明説明（3 ) 個可配置邏輯方塊（C L B )和輸入輸出介面方塊（ I 〇 B ) ’亦爲了儲存一個配置程式而結合隨機存取記憶體（RAM)，以供選擇必需被完成之特定邏輯功能。同樣地，每個開關閘亦爲了儲存數位碼而結合隨機存取記憶體，以在可配置邏輯方塊（C L B s )和輸入輸出介面方塊（I ◦ B s )之輸入和輸出埠間達成信號的通路。互相連接開關閘之功能，是用來促進可配置邏輯方塊（ CLB s )和輸入輸出介面方塊（I OB s )間所控制的信號通路，其被儲存於道些開關閘之隨機存取記憶體的數位碼來決定》實質上，爲了使用可場程式閘陣列（ F P GA)裝置以完成（即實現）一個特定之數位邏輯設計，全都需要將適當之數位碼編寫於可場程式閘陣列（ F P G A )裝置之矽基板上之每個利用可配置邏輯方塊（ CLB)、輸出入介面方塊（IOB)和開關閘的隨機存取記憶體內。以下以較詳細地描述如何用傳統的可場程式閘陣列（ F P GA)裝置，來完成數位邏輯設計，將是有幫助的。如圖1 A中之方塊A所說明，例如在可場程式閘陣列 (FPGA)中第一個步驟之實施方法，眾所周知之技藝中的邏輯合成或圖式捕捉技術，來從事產生數位邏輯設言十。此步驟，提供一組完全代表數位邏輯設計之布林邏輯式〇如圖1 A之方塊B所表示，在此方法中之第二個步驟，是使用電腦來產生一個描述可場程式閘陣列設備的硬體本紙張尺度適用中國國家標準（CNS) A4規格（2丨0X297公釐） I-------^--(，1-- (請先閱讀背面之注意事項再填寫本頁) 訂 -* 6 - 經濟部中央標隼局員工消費合作社印製 A 7 __B7五、發明説明（4 ) 。此副製程需要使用一個高階之硬體說明語言，其可被電腦編譯以執行發展的程式。對賽寧克式（Xilinx) 2 0 0 0和3 0 0 0系列之可場程式閘陣列裝置而言，此可場程式閘陣列（F P GA)設備是使用一種賽寧克式淨表列檔案格式（XN F )之特定語言來描述。在可場程式閘陣列（F P G A )設備中以整組圖式之陳述來說明其元件，一齊處理的是被視爲如原始之a淨表列〃 β明顯地，每個在原始淨表列之可配置邏輯方塊（C L‘ B 〇和輸出入介面方塊（I Ο B )的描述，沒有邏輯模型描述，而在每個可配置邏輯方塊（CLB)(即副網路）和輸出入介面方塊（I 0B)中，指定其邏輯。賽寧克式淨表列檔案格式（XN F )硬體描述語言之造句法和邏輯儲存格陣列程式（L C A )庫，是在美國加州，聖荷西之賽寧克公司，於西元1986年1月26日發行之版2. 00的邏輯儲存格陣列（L· C A )賽寧克式淨表列規格中，很詳細地被描述，並在整體中被併入參考。如圖1 A之方塊C所表示，此方法之第三個步驟，是從赛寧克式中使用原始XNF的淨表列和、xnfmap，的程式，爲了將數位邏輯設計的整組邏輯變換成F P GA中的 CLB s。此步驟可爲每個CLB和每個I OB產生邏輯儲存格陣列（L C A )描述。賽寧克式之程式’隨後被用於一個可能產生包括多至6 4個C L B描述，6 0個I 〇B描述，信號輸出腳描述和時鐘驅動器描述的L C A描述。本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) " ' (請先閱讀背面之注意事項再填寫本頁) >裝訂經濟部中央標準局員工消費合作社印製 A7 B7 _ 五、發明説明（5 ) 如圖1 A之方塊D所表示，此方法之第四個步驟，是使用賽寧克式中的’lca2xnf"程式，將L CA描述轉換爲含有C L B和I 0B佈局規格的最後F P GA淨表列和 F P GA執行程序的信號程序資訊。整組XN F陳述，在圖2所示之模範的F P G A淨表列中，實現其C L B的描述。其後如圖1B中之方塊E所示；是電腦系統2由賽寧克式中使用最後之FPGA XNF淨表列中執行^ makebits"程式，以產生CLB，I 0B之隨機存取記憶體和FPGA裝置上之信號程序元件的^配置程式"（即，數位碼）。本質上，CLBs 、IOBs和相互連接之開關的功能，是由這些程式控制的。這些程式，儲存在外部的記億體內》如方塊G所示，當打開電源或指令時，這些數位碼被載入個別之RAM元件內，以完成F P GA裝置的程式編寫而完全地實現其數位邏輯設計。明顯地，F P G A有其優點和缺點。例如，使用測試向量測試程式化之F P GA裝置之後，修正原始數位邏輯設計而重新編寫相對於其裝置的程式’是容易且花費少的。然而，典型之F P GA設備適用於原型和少量生產有其高成本之個別零件，而於大量生產時通常則太貴。所以，當特別數位邏輯設計的需求超過某一臨限時，經濟上的考慮指出，一種不同的’更經濟有彈性的技術，被用來完成成功的數位邏輯設計。在其他數位技藝中’FPGA設備之機能實施的程序 ^紙張尺度適用中國國家標準（匚灿）八4规格（2丨0父297公釐) " (請先閱讀背面之注意事項再填寫本頁)

經濟部中央標準局員工消費合作社印裂 A7 _ B7五、發明説明（6 ) ’如可罩程式閘陣列（MFGA)裝置’在目前通常被參考者移轉〃或、執行程序轉換"並受到很大的注意。一般上，轉換程序需要將F P GA裝置中之邏輯元素（如正反器）和輸出入襯墊，轉換成爲MP G A裝置中的同等結構，並且在MP GA資料庫中，使用得到的邏輯元素重新合成其邏輯元素。雖然如此，在執行其轉變程序時，通常此情況是F P GA設備的原始設計者，對將F P GA 設備轉變成其他技術的轉換（即，移動）是沒有幫助的，如可罩程式閘陣列（MPGA)或可罩程式標準單元（ Μ P S C )技術》相對於F P GA轉換成爲MP G A設備的需求，目前一系列半自動的轉換程序已被開發，並在商業的應用上被使用。圖3中，展示在習知技藝方法中將FPGA設備轉換成爲MP G Α設備。如方塊Α所示，此方法的第一個步驟，將FPGA設備（由圖1之程序產生）之XNF描述轉換爲FPGA設備之、扁平〃 XNF描述。此步驟的目的，是移開限制在F P GA設備上的所有網路水平，其在 F P GA之淨表列中被C L B箱所限制。合成之"扁平，淨表列描述中僅有閘電平邏輯規格被展示。隨著扁平描述，在F P GA設備中C L B內曾經受到限制的邏輯閘，現在是完全地與其他邏輯閘重新組合，並在MP GA基板上依序地重新配置著。這些邏輯閘實際的重新組合和重新配置，將隨著使用於轉換之目標技藝所決定的設備模式而確定。本紙張尺度適用中國國家梯準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝訂 -9 - 經濟部中央標準局貝工消費合作社印製 A7 B7五、發明説明（7 ) 如圖3之方塊B所示，此方法的第二個步驟從用於副程序之施行，將扁平之F P G A淨表列轉換成所需之 MP GA淨表列。而如方塊C所示，此方法使用MP GA 淨表列和MP GA資料庫，以產生MP GA幾何數據庫。明顯地，此幾何數據庫包含必需的佈局和佈線資訊，以在 MPG A基板上產生組成混合金屬化模式所需之若干"護罩處理〃 β明顯地，最後混合金屬化模式擬定裝置的計劃和實現MP GA設備，其功能是與F P GA施行和原始數位邏輯設計同等的。然後在方塊D，MP GA之幾何數據庫被用來產生護罩處理》方塊Ε中所示之最後步驟，是將已經產生的護罩處理，在MP G Α基板之相互連接水平，實質上注入金屬化模式，並且實現MP GA設備。當上述將F P GA設備轉換成MP GA設備的方法，已被證明是有用時，它受若干問題困惱著，其已在下列文章中詳細地被描述：1992年，6月4日，電子設計報導中1 0 7至1 1 6頁，由Charles，H.Small撰寫之" FPGA轉換'；1992年，4月27日，電子工程時報中4 5至4 6頁’由Richard Georing所選寫之' FPGA至AS 1C移轉進行計劃〃；1992年，8月，'AT&T AIC應角通告：軟通路移轉：可場程式閘陣列至閘陣列或標準單元〃》這些問題一般主要的陳述，已在上述"F P GA轉換 '中提出。第一個問題是在F P GA裝置中，關於每個組合之邏輯方塊與其本身具有之時間延遲結合的事實，基本 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐）經濟部中央榇準局員工消費合作社印策 A7 ____B7_ 五、發明説明（8 ) 上是爲定數而與追求之特別功能無關。第二個問題是關於可程式相互連接點和F P GA裝置中欲執行例行信號操作之開關閘的事實，其引入之基本信號延遲，通常可在其裝置內改變或轉換欲完成之邏輯功能。當在F P GA中完成所需之邏輯功能時，上·述之問題在FPGA設備（即在FPGA淨表列中，所引入之時間延遲方塊〇 )中，藉著將這些信號延遲模式化，可以輕易地被處理。明顯地，用於實現在淨表列中所描述不同元件之陳述的這些時間延遲，是很清楚地被表達。但是，當以習知技藝之方法執行F P GA設備的轉換時，典型上如圖4之圖式說明中所描述的，從F P GA基板到MP GA基板之C L B邏輯的空間變換，是不可預料的。因此，事實上它是無法解決上面所描述的時間延遲的問題，或在轉換作業之技術常發生的其他時間問題。因此，在技術中提供將可場裎式閘陣列設備轉換可罩程式邏輯單元設備的方法及裝置，如結合習知技術之系統與作業以克服問題的MP GA設備或MP S C設備，是非常需要的。發明之目的和概要因此’此發明主要的目的’是提供將可場程式閘陣列設備轉換成如Μ P G A或MP S C設備之可罩程式邏輯單兀設備的方法和系統’以避免結合習知技術之系統與作業時的問題。本紙張尺度適用中國國家摞準（CNS ) A4规格（2丨0X297公釐） ' (請先閱讀背面之注意事項再填寫本頁) 裝· 訂 ^ 11 - 經濟部中央標準局員工消費合作社印裝 A7 B7 五、發明説明（9 ) 此發明進一步的目的’是提供此種轉變的方法和系統，使其於完成轉換作業之後’在可罩程式邏輯單元（ MP L C )基板上，保有可配置邏輯方塊相對之實體佈局、網路水平之信號通路，和F P G A設備之時鐘分佈式樹狀。藉由MP L C設備之網路水平，在MP L C基板上受制於相對應結構之實體佈局’其於F P GA設備所表達之相關信號和時鐘延遲，在MP L C設備中是被保存著，並在F P GA和MP L C設備之間確保其功能的同等。此發明進一步的目的，是提供一個適合程式編寫之電腦爲基礎工作站的系統’以供給邏輯重組和需要執行此發明方法之佈局和佈線工具。亦爲此發明進一步的目的，是依此發明之方法在半導體晶片製造中，提供超大規模積體電路。此發明之這些和進一步的目的，對此發明的專利申請範圍和以後，將變爲明顯的。附圖簡述爲了對此發明之目的有較完整的了解，所描述之實施例的詳細說明，在下面是與附圖相關地被提出，其中：圖1A和1 B，同時代表一個用傳統之FPGA裝置，在一個完成之數位邏輯設計方法中，執行描述之步驟的高水準流程圖；圖2是一組在F P GA淨表列範例中，描述單一 CLB的XNF陳述：本紙張尺度適用中國國家揲準（CNS ) A4規格（2!OX297公嫠） (請先閱讀背面之注意事項再填寫本頁) 裝 I-訂 -12 - A7 B7 經濟部中央標準局員工消費合作社印製五、發明説明（10 ) 圖3是以習知技術之方法，於F P GA設備轉換成 MPGA設備作業時，執行描述之步驟的高水準流程圖；圖4是以圖式說明來描述習知技術’使用圖3中所描述之習知技術的方法，將F P G A設備中之邏輯單元變換成MP GA設備中同樣功能之邏輯單元的作業過程；圖5是系統方塊圖，說明此發明之編寫程式機器的元件；圖6是F P G A裝置範例的圖案，表τκ其透過可程式相互連接開關，在網路水平時之可配置邏輯方塊和相互連接之輸出入介面方塊；圖7是以圖表示，於圖6所示F P GA裝置之（邏輯單元）元件佈局圖； | 圖8是以圖表示，說明用於特別數位邏輯設計之 F P GA設備的F P GA淨表列元件；圖8 A是一組用於F P GA淨表列範例中檔案名稱描述的X N F陳述；圖8 B是一組用於F P GA淨表列範例中單一 C L B 描述的XNF陳述；圖8 C是一組用於F P GA淨表列範例中單一I〇B 描述的X N F陳述；圖8 D是一組用於F P G A淨表列範例之中時鐘驅動器描述的XNF陳述：圖8E是此發明所說明之實施例，在FPGA、 MP GA和MP S C資料庫中元件的明細表； (請先閲讀背面之注意事項再填寫本頁) 裝- 本紙張尺度適用中國國家梯準（CNS ) A4規格（2丨0X297公釐） 13 經濟部中央梂準扃爲工消費合作社印装 A7 B7 五、發明説明（11 ) 圖9是預先處理至金屬化階段之Μ P G A基板的幾何平面圖；圖1 0是以圖式說明，從特別數位邏輯設計F p GA 設備之F P GA淨表列中，產生修正之MP GA淨表列描述的作業過程；圖11 A是一組用於Μ P G A淨表列範例之檔案名稱描述的L S L陳述；圖1 1 B是一組用於MP 0厶淨_表列範例中，單一軟式CLB描述的LSL陳述；圖1 1 C是一組用於MP G A淨表列範例中，軟式 CLB連接性描述的LSL陳述；圖11D是一組用於MPGA淨表列範例，軟式 I 0B連接性描述的L S L陳述；圖1 1 E是一組用於MPGA淨表列範例中，A時鐘信號分佈樹狀描述的L S L陳述；圖1 1 F是一組用於MPGA淨表列範例中，G時鐘分佈樹狀描述的L S L陳述；圖1 1 G是一組用於MPGA淨表列範例中，通用重設分佈樹狀描述的L S L陳述；圖1 1 Η是一組用於Mp GA淨表列描述範例中， C L B載入描述的L S L陳述；圖1 2是以圖說明，用此發明之方法，將FPGA設備變換成MP G A設備的作業過程；和圖1 3A和圖1 3B ，同時用此發明之方法，在本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ~ '— -14 - (請先閱讀背面之注意事項再填寫本頁) 裝. 訂本打年3 «令 -· 經濟部智慧財產局員工消費合作社印製附件一:第83103811號專利申請案中文說明書修正頁民國89年3月呈五、發明說明（12 )

FpGA設備轉換成MPGA設備之作業過程中，執行描述之步驟的高水準流程圖。主要元件對照 1 本發明之機器 2 電腦工作站 3 光罩產生系統 4 光罩作業 5 金屬層沉稹系統 6 金屬層模式 7 MPGA 基板 1 0 中央處理器 1 1 程式儲存記憶體 1 2 隨機存取數據記 1 3 數據儲存記憶體 1 4 可視顯示單元 1 5 文字輸入裝置· 1 6 選擇裝置 1 7 系統介面 1 8 系統匯流排 2 0 FPGA 裝置發明之詳細說明 _!! — ！> %111--11^----------"Ί A (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -14-1- Α7 Β7 經濟部中央標隼局員工消費合作社印装五、發明説明（12 ) 發明之詳細說明此發明的方法和機器，現在將詳細地參照圖5至圖 1 4被描述。通常此發明的方法，可用以將任何F P GA設備轉換爲任何所需之MP L C設備，例如MP GA或MP S C設備。僅爲了說明的目的，此發明之方法和機器，將與賽寧克式2000系列FPGA裝置、赛寧克式3000系列 F PGA裝置或AT&T3 0 0 0系列FPGA裝置中最先完成之數位邏輯設計範例相結合地被描述。在此發明之第一說明的實施例中，此方法是將F P GA設備轉換成實際用於AT&T系列ATT656 MPGA資料庫功能相同之MP GA設備。在此發明之第二說明的實施例中，此方法是將F P GA設備轉換成爲實際用於AT&T系列 H S 9 0 0 C資料庫功能相同之MP S C設備。然而，使用此發明之方法和機器，可用於以F P GA和MP L C爲本之不同型態的裝置是可以理解的。如圖5中所述，此發明1之機器，包括若干整合的副系統，即：電腦工作站2，光罩生產系統3 ，金屬層沉積系統5。特別地，工作站2之主要功能，是執行邏輯合成和重組，元件佈局和佈線和其他下文_中描述的功能。系統 3之功能，是製造光罩的作業4 »系統5的主要功能，瘴本紙張尺度適用中國國家揉準（CMS ) Α4洗格（2〖0Χ297公釐） (锖先閣讀背面之注意事項再填寫本頁) Λ 卜訂 Α7 Β7 經濟部中央標準局員工消費合作社印製五、發明説明（13 ) 將這些生產的光罩用在MPGA基板7 (和MPSC基板 )上，以組合成金屬化的模式6 » 如以後所用，每個MP GA基板，已預先處理至金屬化階段是可以瞭解的。在此材料處理階段中，每個邏輯閘的位置，是預先設定的，而所有這些需要製作MP GA裝置程式以在基板上組合的是：（i)用於信號佈線之電子連接；和（i i )用於A時鐘和G時鐘分佈樹狀和通用重設分佈樹狀。藉由傳統之金屬化作業組成這些結構，首先需要確立電子連接的物體大小（即面積）和位置，及在 M P G A基板表面上排列之時鐘物體大小和位置。如下將要描述的，這需要的資訊，是當完成轉換作業時最後才產生。如圖5中所示，工作站2，包含若干整合之系統元件，即：一個或多個中央處理器10 (即微處理器）：用於儲存作業系統程式、應用程式和此發明之不同發展和轉換程式（即工具）的程式儲存記億體1 1 ;在設計的轉換作業時用於儲存不同數據結構的隨機存取數據記億體（ RAM) 12 ;用於儲存在LCA (即FPGA)資料庫、MP G A資料庫和MP G A代數數據庫中之相關元件資訊的罩式數據儲存記憶體i 3 ;擁有可視顯示螢幕或表面的可視顯示單元14;鍵盤或其他文字輸入裝罝15;— 個指標或選擇裝置（即滑鼠或路徑追踪球）1 6 ;用於連接產生光罩和金屬化沉積機器3和5之間的一個或多個系統介面1 7。如所示，此系統每個元件，是藉由此技術已 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Μ規格（210X297公釐）一 16 — 經濟部中央標準局員工消費合作社印製 Μ _Β7五、發明説明（14 ) 知之方法的一個或多個系統匯流排1 8，與處理器結合在一起作用。於較佳之實施例中’此作業系統是優利（Unix )X視窗，可使處理器至少支撐兩個輸出、輸入視窗，浮標和選擇裝置1 6、和多工作業。然而，其他適合之作業系統程式，可隨著所接受的結果被使用，是可以了解的。如圖6中所示，說明實施例之FPG> A裝置20 ，包含一個在矽基板上所形成的CL B陣列。爲了提供 F P G A裝置的晶片包裝上接腳和選擇C L B s的輸出入埠間的相互連接，一個I 〇B s的環最在F P GA基板上的CLB陣列附近形成。在解說之實施例中，每個CLB 藉著與C L B結合之簡單RAM的程式，擁有可依需要選擇組合和序列邏輯兩者。同樣地，每個I OB藉著與I ◦ B結合之簡單RAM的程式，擁有可依需要選擇組合和序列邏輯兩者》於圖7中，展示一個用於解說實施例之FPGA裝置的邏輯單元變換。如所述，每個C L B在矽基板上，配有特定的位置，其以如所示之AA，B D等之行列的位址來指定。同樣地，每個I OB的位置是由如P 2 1特定之接腳數目來確定其周邊的位址。於圖9中，展示一個留在預先處理爲金屬化階段之 MP G A基板平面內的笛卡兒座標的系統。如所示，在 MP GA基板上每個邏輯單元（邏輯閘）之物體位置，是在X和Y值的範圍內被指定。典型上，在MP GA基板上相互連接若干邏輯閘，以在F P GA設備由被特定之本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐) (請先閲讀背面之注意事項再填寫本頁) -17 - A7 B7 經濟部中央梂準局負工消费合作社印裝

五、發明説明（15 ) C L B實現所執行同等的邏輯功能，是需要的。在 MP GA設備中，此邏輯方塊並沒有如F P GA設備中之 C L B，有硬式或物質上被定義的界限；因此它在下文中被參考並在申請專利範圍中視爲^軟式C L B"，以顯示其實際的特性。依此發明，用於MP GA設備之網路（即互相連絡）水平是被定義的，雖然在MP GA設備的網路水平，沒有物質上的界限，但就F P GA設備而言，每個軟式C L B在其網路（或互相連絡）水平，已預先設定輸入和輸出埠。爲了實行此發明方法的目的，這些輸入和輸出埠，在MP G A淨表列之軟式C L B連接性的說明中被指定的，如圖1 1 C中所示。同樣地，在MPGA設備中，用於I 0B之相等結構並沒有如相對於FPGA設備中之I 0B，有硬式或物質上被定義的界限。因此，在MPGA設備中用於I〇B相等之結構，在下文中被參考並在申請專利範圍中視爲"軟式IOB〃，以顯示其實際的特性。所以，於FPGA設備之淨表列中的每個I 0B，軟式I 0B是在MPGA淨表列中被定義的。在大部份的設備中，軟式I Ο B是以輸出入的墊座和有時候用簡單的邏輯水平驅動器來實現。同樣地，當組合和/或序列蘧輯功能，在大部份普通的應用中不是經常需要時，這些功能在大部份MP G A資料庫中是有用的。在MP GA設備之網路或互相連絡的水平，每個軟式I 0B爲了實行此發明方法的目的，已預先定義好其輸入和輸出埠。這些输入和输出埠，在MP GA淨表歹[J (請先閱讀背面之注意事項再填寫本頁) 裝： ΐτ 本纸乐尺度適用中國國家梯準（CNS)A4規格（210X297公釐） 18 - A7 B7 經濟部中央標準局員工消費合作杜印製五、發明説明 (16 ) 1 之軟式 10 B 連接性的說明中被指定的如圖 1 1 D 中所 1 1 示〇 1 I 參照圖 1 3 A 和圖 1 3 B > 此發明之轉換方法 1 現在 1 1 I 將很詳細地被描述〇請先 1 如圖1 3 A 之方塊 A 所示 > 此方法的第一步驟是執行讀背 1 1 rgt 圖 1 中方塊 A 到 D 所示之步驟以產生將被轉換之之注 1 I 意 F P G A.設備最後的 F P G A ( X N F ) 淨表列〇明顯地事項 1 I 再 1 9 F P G A 設備之合成淨表列描述 I 在 F P G A 裝置之矽寫本裝基板上，含有關於組合邏輯方塊 ( C L B ) 實質佈局之高頁 1 I 階資訊。由轉換作業此階段所產生的 F P G A 淨表列範例 1 1 > 是在圖1 0 中以圖示說明〇 1 1 1 如圖1 0 中所示 F P G A 淨表列含有若干個所謂檔訂 f 案或電路名稱每個用於 F P G A 設備之 C L B 的 C L B Γ 描述每個用於 F P G A 設備之 I 〇 B 之 I 〇 B 描述一 1 1 個用於 F P G A 設備之時鐘的時鐘驅 ffiJ. 動器描述和在晶片 [ 1 包裝上接腳之信號輸出腳描述的元件描述〇 I 通常，每個 C L B 描述含有若干個資訊的項目即 ; 1 1 I C L B 名稱代表信號名稱之 C L B 輸出 / 輸入埠描述 Γ 1 即 I B L A N E — 1 ) f 在圖 7 中代表邏輯單元陣列位置 1 I 之 C L B位置描述 ( 即 A A ) t 和描述用於實現 C L B 之 1 F P G A資料庫元件的 C L B 邏輯模式描述〇明顯地對 1 每個 C L B 之每個输入埤的描述 > 包含 — 個信時間延遲 1 | 場 > 其於C L B 輸入埠和提供信號給 C L B 的信號源之間 1 1 > 含有關於信號佈線埠的信號佈線延遲資訊 0 此信號佈線 1 1 1 本紙張尺度適用中國國家梯準（CNS ) A4規格（210X297公釐} -19 - 經濟部中央標準局另工消費合作社印製 A 7 _B7五、發明説明（17 ) 延遲資訊，典型上是在眾所周知之技術中，由電腦爲基礎的佈置工具所產生’並在所周知之技術的方法中，在執行電路設計模擬時被使用。同樣地，每個I 0B描述；包含若干個資訊的項目，即：IOB名稱；代表接腳數目之基板上的IOB位置；代表信號名稱（即IBLANE — 1之I 〇B輸出/輸入埠描述；和代表FPGA資料庫元件的I0B邏輯模式描述。在F P GA設備之網路水平，每個單獨之邏輯組是由其CLB名稱（即I RELAY— 1 )定義的，而以 FPGA XNF淨表列中所列之一組XNF陳述來描寫。明顯地，每個I 0B之輸入埠描述，是配置爲一個輸出之驅動器，包含一個信號時間延遲場，其於I 〇 B和提供信號給I Ο B的信號源之間，含有關於信號佈線部份的信號佈線延遲資訊。此信號佈線延遲資訊’是由上述電腦爲基礎的佈置工具所產生，並在電路設計模擬時被使用。 AT&T3 0 2 0系列之FPGA裝置，有6 4個邏輯單元，其高階之FPGA XNF淨表列包括多至64個以上的CLB描述，6 0個I 〇B描述’一個時鐘驅動器描述，和一個信號輸出腳描述。當未標示時’一組XN F陳述被用來實現每個圖1 0中所示F P G A淨表列內特定之描寫的元件》用於此類陳述之XN F格式’在圖8 A之 CLB描述中是爲範例的。如圖1 3 A方塊B所示’此方法之下一個步驟，是在 FPGA淨表列描述中，由CLB名稱定義之每個單獨邏本紙張尺度適用中國國家梯準（CNS ) A4规格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -20 - 經濟部中央標準局負工消費合作杜印袈 A7 __ ___B7______—五、發明説明（18) 輯組’局部性地執行$邏輯重組〃（即在FPGA設備之 CLB內被限制）。任何傳統之邏輯組合技術，可被使用。此步驟’如圖1 〇中之圖式說明，開始將FP GA XNF淨表列轉換成MPGA LSL淨表列。用於 AT&T系列3 0 2 0 FPGA裝置（有6 4個邏輯單元 )的F P G A設備，在轉換作業的此步驟產生 '高階〃的淨表列’其包含若干個元件描述，即：用於F P GA淨表列可選擇檔案名稱之名稱的檔案或電路名稱I;用於 FPGA設備每個CLB之軟式CLB描述；用於 F P GA設備每個I 〇B之軟式I 0B描述；如上所述之軟式C L B連接地描述；如上所述之軟式I 〇 b連接性描述。明顯地’在圖1 OMP GA淨表列中所示之A時鐘信號分佈樹狀描述、G時鐘信號分佈樹狀描述和通用重設信號分佈樹狀描述’並不是在轉換作業的階段時所產生，然而在下面所述之步驟C時必需以手工的方式附加於淨表列〇如圖1 0所述，每個軟式c L B描述，包含若干資料的項目，即：描述有關於輸入和輸出埠之軟式 CLB1/◦描述；軟式CLB名稱，在FPGA設備中與C L B有相同的位置；用於每個軟式c L B之邏輯描述模式，包含與C L B —致之副網路的指定重組邏輯元件。 MP GA淨表列中之軟式C L B連接性描述，包含網路中軟式C L B之明細表和用於連接MP GA設備網路水平相關之輸入和輸出埠的規格。明顯地，互相連接的這些卑，本紙張从適用til國家標準（CNS ) A4規格（21GX297公釐} ~ 一 -21 - i. m lit m *11^— HI , / n_^i (請先閱讀背面之注意事項再填寫本頁) l·訂經濟部中央標率局員工消費合作社印製 Μ _Β7___五、發明説明（19 ) 以信號名稱（如圖1 1 c所述之X0 0 2 2 8X)被表示。同樣地，MPGA淨表列中之軟式I 0B連接性描述’ 在網路中含有軟式I0B之明細表和MPGA設備網路水平相關之輸入和輸出埠互相連接的規格。這些互相連接的埠，亦在圖11D中以信號名稱被表示。整組在所產生之MPGA淨表列中實現的這些描述的邏輯模擬語言（ LSL)陳述，是在圖1 1A至1 1D中被提出。圖1 2中，當CLB以邏輯重組步驟以圖示說明時， F P GA淨表列中用於指定C L B位置相同的XN F碼，亦在MP GA淨表列中用於指定與軟式C L B —致之軟式 CLB名稱。藉由共同代碼來共編（i)在FPGA淨表列中特別的CLB (即副網路）內之邏輯和（i i )在 MP GA淨表列中與軟式C L B —致內含之重組邏輯的索引，此發明之方法，保證MP GA設備之對等邏輯方塊是正確地被確認，並且在下面佈局和佈線中，在MP GA基板上實質地被放置在相同的對等位置。如圖1 0中所示，特別C L B之C L B邏輯式描述，是在MP GA基板上相 -------：—「裝— (請先閲讀背面之注意事項再填寫本頁)

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I釐公 7 9 2 X B7 經濟部中央標準局員工消費合作社印製五、發明説明（20) 認’並在MP GA基板上被組成。附加於MPGA淨表列之第一資訊的項目，是在 MP G A基板上被實現之A時鐘樹狀分佈的L S L淨表列 °如圖11E所示’如在LSL陳述中實現A時鐘信號分佈樹狀描述的說明，每個在A時鐘信號樹狀分佈之列線，在MPGA資料中有一個由可用元件（即F 1 〇 2 )所合成的時鐘驅動器。在實施例之範例中，此樹狀有1 〇個柱列’而且隨後在A時鐘信號樹狀分佈特定之'L S L陳述中 ’有10個時鐘驅動器。附加於MP GA淨表列之第二資訊的項目，是在 MP GA基板上被實現之G時鐘信號樹狀分佈的L S L淨表列描述。如圖1 1 F所示，每個在G時鐘信號樹狀分佈之列線，在MP GA資料中有一個由可用元件（即 Fl〇2)所合成的時鐘驅動器。在實施例之範例中，此樹狀有1 0個柱列，而且隨後在G時鐘信號樹狀分佈特定之LSL陳述中，有1 〇個時鐘驅動器。附加於MPG A淨表列中之第三資訊的項目，是在 MP GA基板上所組成之通用重設信號樹狀分佈的L S L 淨表列描述。如圖11G所示，每個在通用重設信號樹狀分佈之列線，在MP GA資料中有一個由可用元件（即F 1 〇 2 )所合成的時鐘驅動器。在實施例之範例中，此樹狀有1 0個柱列，而且隨後在通用重設信號樹狀分佈特定之LSL陳述中，有1 〇個驅動器。附加於MP G A淨表列中之第四資訊的項目，是在 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度逋用中國國家橾隼（CNS ) A4規格（210X 297公釐） -23 - 經濟部中央標準局員工消費合作社印裝 A7 B7五、發明説明（21 ) MP GA基板上所組成之C L B時鐘載入的L S L淨表列描述，而不是在FPGA中特定的每個CLB。如圖1 1 Η所示，每個這些軟式C L B載入，有输入和輸出埠及在 MP GA設備網路水平中特定之副網路描述，並相互連終於軟式C L B s之埠和Α時鐘和/或G時鐘信號樹狀分佈其一之線間。每個軟式C L B之輸入埠，是由引入時鐘信號佈線網路之邏輯閘所代表，其阻抗（即負載），基本上是等於F P GA設備中組合之時鐘驅動器所代表（即顯示 )的阻抗。典型上，每個C L B負載在眾所周知之技術中，是以分配型態之電容量和/或電阻的值所指定的。如下文將很詳細解釋，介紹此阻抗量值的目的，是確定在 F P GA設備中時鐘信號驅動器之阻抗，實際上是與 MP GA設備中時鐘信號驅動器的阻抗量值相同的，因此，在設備間保有時鐘信號歪曲率（如邏輯功能）。明顯地，當每個C L B負載在MP G A設備中之時鐘信號佈線網路內引入所需之負載時，C L B負載並非代表信號透過 Μ P G A設備相互連絡水平所實現之輸出入信號網路佈線的任何負載效應，如F P G A設備中是與C L B —致的，而不與F P G A裝置中組成之輸出入信號佈線網路相連接〇如此，在此方法中如上所述之四種副步驟的結果，將產生MP GA設備修正高階的MPGA淨表列。明顯地，此MP GA淨表列並沒有包含有關於MP GA資料元件之實際佈局的資訊，或在MP GA淨表列中所描述之A時鐘本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） —-------^--「，裝-- (請先閱讀背面之注意事項再填寫本頁) -24 - 經濟部中央標準局員工消費合作社印製 A 7 _______B7__五、發明説明（22 ) 、6時鐘和通用重設信號分佈樹狀的實際佈線。如圖1 3 B之方塊D所示，此發明方法的下一個步驟，是使用上面所產生之修正高階的Μ P G A淨表列和 MP GA程式庫以產生幾何資料庫之MP GA程式庫。此幾何資料庫之功能，是在MP GA基板上的場合，確認所有程式庫的元件，包含在圖1 0被實際確認之修正 MP GA淨表列中描述的邏輯閘、時鐘驅動器，時鐘線和軟式C L B負載描述。通常產生佈局和佈線資訊的作業，是由佈局和佈線的程式所執行，其使用（i )修正 Μ P G A淨表列之特別元件描述內特定的資料（i i )相關於MP GA程式庫內指定之特別元件的幾何資訊，以計算如圖9中所示在MP GA基板上每個此類元件之真正實際的佈局。修正之MP GA淨表列中描述的每個軟式C L B和 C L B時鐘負載，其在MP GA基板上之指定的特別區域 (即地區）內，此佈局和佈線程式產生一個X和Y範圍的座標（即幾何數據），在該處邏輯閘被金屬化的模式相互連接，以在軟式C L B內確認重組之組合和/或序列邏輯。藉由計算整組座標數據之程序被應用於C L B之C L B 位置（如AA)和偏移參數，將FPGA基板上之行、列指標變換成在MPGA基板上相關之X、Y的空間座標。此一對一之座標的轉換作業，是如圖1 2之圖示說明，其亦爲重要的去確認每個軟式C L B在MP GA基板上，與相對應於F P GA基板上之C L B，被配置於相對之相同本紙張尺度適用中國國家橾隼（CNS ) A4規格（210X297公釐） J--------I、裝------訂 I------ (請先閲讀背面之注意事項再填寫本頁) -25 - 經濟部中央標準局員工消費合作社印製 A7 __B7___五、發明説明（23 ) 位置。此種變換情形保證在MP G A設備中，有相同之時鐘信號歪曲率’其與F P GA設備中相對應的那些是相同的，因此’於MP GA設備之網路水平中，確定其在重組邏輯中有相同的功能。於MP GA淨表列之軟式C L B連接描述中所示的每個軟式I 0B，其程式在MP GA設備網路水平之軟式C L B s的輸入和輸出璋間，產生一個被實際之金屬連接所定義X，Y範圍的座標。藉由計算整組座標數據之程序被應用於I 0B之I 0B位置（如接腳號碼2 1 )和偏移參數，將F P GA基板邊邊之接腳數目轉換成對應於MPGA基板邊緣之整組X，γ的空間座標。此一對一之座標的轉換作業，是如圖1 2之圖示說明，其亦爲臨界的被確認在每個軟式I0B於MPGA基板上，其與相對應於F P GA基板上之I Ο B，被配置於相對之相同位置。藉著維持整個轉換作業的情況，確認MP GA 設備之（輸入/輸出）信號延遲，是與發生在F P G A設備相對應的那些相同》 A時鐘信號分佈樹狀描述之每個驅動器，其佈局和佈線的程式，產生一個以X和Y爲範圍的座標，以確定其實際之時鐘驅動器的佈線和每個Μ P G A淨表列中所描述軟式C L B s和C L B負載之時鐘驅動器所延伸的金屬化時鐘分佈分支。藉由每個時鐘驅動器和分佈分支所計算之整組座標數據的程序被應用於驅動器名稱和實驗決定的偏移參數，將F P GA基板上之每個時鐘驅動器的位置，轉換成MPGA基板邊緣相關之X、Y的空間座檫。同樣使用 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家樣準（CNS ) A4规格（210X297公釐）經濟部中央標準局員工消費合作社印製 A7 _B7_五、發明説明（24 ) 驅動器名稱和偏移參數的程序，將F P GA基板上之A時鐘信號分佈樹狀分支的位置，轉換成MP G A基板上相關之X、Y的空間座標。此亦是一對一之座標的轉換作業，其亦爲爲重要的去確認每個時鐘驅動器和與其結合之時鐘脈衝分佈分支，是配置於MP GA基板上相對之相同位置，其與F P G A基板上相對應之時鐘驅動器和其結合之時鐘脈衝分佈分支相同。 G時鐘信號分佈樹狀描述之每個驅動器，其佈局和佈線的程式，產生一個以X和Y爲範圍的座標，以確定其實際之時鐘驅動器的佈線和每個在MP GA淨表列中所描述軟式C L B s和C L B負載之時鐘驅動器所延伸的金屬化時鐘分佈分支。藉由每個時鐘驅動器和分佈分支所計算之整組座標數據的程序被應用於驅動器名稱和實驗決定的偏移參數，將F P GA基板上之每個時鐘驅動器的位置，轉換成MP GA基板邊緣相關之X、Y的空間座標。同樣使用驅動器名稱和偏移參數的程序，將F P G A基板上之G 時鐘信號分佈樹狀分支的位置，轉換成Μ P G A基板上相關之X、Y的空間座標。此亦是一對一之座標的轉換作業，其亦爲重要的去確認每個時鐘驅動器和與其結合之時鐘脈衝分佈分支，是配置於IvIP GA基板上相對之相同位置 ’其與F P G A基板上相對應之時鐘驅動器和其結合之時鐘脈衝分佈分支相同。藉著維持整個轉換作業的情況，確認在MP GA設備之時鐘信號延伸，是與發生在F P GA 設備相對應的那些相同。本紙張尺度適用中國國家橾準（CNS ) A4规格（210X297公釐） -I i - ί- ^^^1 n m ^ nn n (· (請先閲讀背面之注意事項再填寫本頁) -27 - 經濟部中央標準局員工消費合作社印裝 A7 B7五、發明説明（25 ) 通用重設信號分佈樹狀描述之每個驅動器，其佈局和佈線的程式，產生一個以X和Y爲範圍的座標，以確定其實際之時鐘驅動器的佈線和每個在Μ P G A淨表列中所描述軟式C L B s和C L B免載之時鐘驅動器所延伸的金屬化時鐘分佈分支。藉由每個時鐘驅動器和分佈分支所計算之整組座標數據的程序被應用於驅動器名稱和實驗決定的偏移參數，將F P G A基板上之每個驅動器的位置，轉換成MPGA基板邊緣相關之X、Y的空間座標。同樣使用驅動器名稱和偏移參數的程序，將F P GA基板上之通用重設信號分佈樹狀分支的位置，轉換成MP GA基板上相關之X、Y的空間座標。此亦爲一對一之座標之轉換作業，其亦爲有助益的去確認每個驅動器和與其相結合之信號分佈分支，是配置於MP GA基板上相對之相同位置，其與配置於F P G A基板上相對應之驅動器和其結合之信號分佈分支相同。因爲大多數通用重設機構是在非同時性下操作，對於MP GA設備中所需時鐘信號之相同程度，以控制重設信號是不必要的。然而，如此發明中，使用多個驅動器之重設信號分佈樹狀，是較佳於習知技藝設備中，所使用之單一重設信號驅動區和隨機重設信號佈線網路。維持整個轉換作業的上述情況，確認MP GA設備之時鐘延遲，是與發生在F P GA設備相對應的那些相同。所有在上述佈局和佈線步驟期間產生的座標資訊，是儲存在由記憶體13之若干檔案組成所構成幾何資料庫。基本上，這資料庫，準確地包含特定物體大小之充足的座本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝.

、tT 經濟部中央標準局員工消費合作杜印装 A7 ___B7_五、發明説明（26 ) 標數據和預先處理MP GA基板所組成之某些金屬化副模式的佈局。如圓1 3 B方塊E中所示，此方法之下一個步驟，於提供給系統3，內含在方塊E產生幾何數據庫檔案中的幾何資訊。應用此幾何資訊，系統3產生用於預先處理 Μ P G A基板互相連接所組成之金屬化塗層的若干光石印刷作業罩。總之，結合這些金屬塗層，預先處理MP G A ,· 基板之程式，在修正MP GA淨表列中，產生具有邏輯功能特徵的MPGA設備。在圖13 B方塊F中，此發明方法之最後步驟，讓系統5使用方塊F所產生之光石印刷罩，以在預先處理之 MP GA基板上組成金屬塗層》如上所提，MP GA設備中材料處理最後階設的結果，其功能是F P G A設備相同的》此發明亦藉著簡單地修正上述之下面方法，將 F P GA設備轉換成MP GA設備》如圖1 3A方塊B中，此發明方法，是以MP S C程式庫代替MP GA程式庫。此修正在MP S C淨表列中，基本上與MP GA實施例一樣，有軟式C L B描述，軟式 I 0B描述和軟式I 0B蓮接性描述》除此之外， Μ P S C淨表列包括一個軟式C L B連接性描述，其在網路水平不僅含有埠連接性資訊，亦在MP S C設備之一個或多個副網路中含有埠連接性資訊。如圖13Α方塊C中，MP S C淨表列是以上述之方法來修正。圖1 3 B方塊本紙張尺度適用中國國家揉準（CNS ) A4規格（2丨0X297公釐） I--------"裝-------"訂 L----- (請先閲讀背面之注意事項再填寫本頁) -29 - A7 B7 五、發明説明（27 ) D中之佈局和佈線時期，所有列入修正mp S C淨表列中的結構’基本上是以與上述之方法相同，在MP S C基板上爲佈局或爲佈線，以產生MP S C設備之幾何資料庫。然後在方塊E中，幾何資料庫被用於產生預先定義之網路的整組作業罩和MP S C設備之副網路水平。在方塊F中，這些作業罩被使用在MP S C基板上，充分的組成複合之金屬塗層，以實質地確認MP S C設備與F P GA設備 / 功能上是相同的。此發明所示之方法及裝置，將數位邏輯設計的 FP GA設備轉換成同類之數位邏輯設計的MP L C設備是非常有用的。可是，此發明所說明之實施例的多種修正，對一般熟知此技術的人，將是可以了解的。所有這類的修正和變動，如同被此發明所伴隨之申請專利範圍所的，是被視爲在此發明領域和精神的範圍內° enn nv n HI (請先閱讀背面之注意事項再填寫本頁) 訂經濟部中央標準局貝工消費合作社印裝娜準橾家 -國國中用逋一釐祕 9 2

Claims

經濟部中央標準房負工消费合作社印製 gu曰修正I益r g8s___六、申請專利範圍 1 . 一種將數位邏輯設.計之可場程式閘陣列（ F P GA )設備轉換成上述數位邏輯設計之可罩程式邏輯單元（MPLC)設備的方法，上述步驟，包含： (a )用於達成上述F PGA設備，所選擇之 F PGA裝置和FPGA程式庫，上述FPGA裝置含有基板的套裝組件，包括：大多數可程式之輸入和輸出的介面方塊（I QB S ) ，每個擁有輸入和輸出埠，並與大多數上述套裝組件.上的接腳一起運作，而可程式邏輯電路包含在其中，大多數可程式配置邏輯方塊（CLBs)，每個擁有輸入和輸出埠，而可程式邏輯電路包含在其中，大多數可程式互相連接開關，用於選擇上述C L B s 之輸入和輸出埠及上述I OB s之輸入和輸出埠間的互相連接，並在備有第一組信號延遲之上述F P GA裝置中，形成佈線信號的第一個信號網路； (b )產生F P GA淨表列給上述之F P GA設備，上述高階之F P GA淨表列，包含：用於上述F P GA設備中每個上述CLB的CLB描述，用於上述FPGA設備中每個上述I 0B的I 0B描述，及在上述使用之 C L B s和上述使用之ί〇Β s的輸入和輸出埠間，建立特定之互相連接的埠連接性規格，並由上述之多數可程式互相連接的開關所完成，以在上述F P GA裝置中，形成上述第一信號網路； (c )爲了達成上述之MP L C設備，使用選擇之 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -31 經濟部中央標準房負工消费合作社印製 gu曰修正I益r g8s___六、申請專利範圍 1 . 一種將數位邏輯設.計之可場程式閘陣列（ F P GA )設備轉換成上述數位邏輯設計之可罩程式邏輯單元（MPLC)設備的方法，上述步驟，包含： (a )用於達成上述F PGA設備，所選擇之 F PGA裝置和FPGA程式庫，上述FPGA裝置含有基板的套裝組件，包括：大多數可程式之輸入和輸出的介面方塊（I QB S ) ，每個擁有輸入和輸出埠，並與大多數上述套裝組件.上的接腳一起運作，而可程式邏輯電路包含在其中，大多數可程式配置邏輯方塊（CLBs)，每個擁有輸入和輸出埠，而可程式邏輯電路包含在其中，大多數可程式互相連接開關，用於選擇上述C L B s 之輸入和輸出埠及上述I OB s之輸入和輸出埠間的互相連接，並在備有第一組信號延遲之上述F P GA裝置中，形成佈線信號的第一個信號網路； (b )產生F P GA淨表列給上述之F P GA設備，上述高階之F P GA淨表列，包含：用於上述F P GA設備中每個上述CLB的CLB描述，用於上述FPGA設備中每個上述I 0B的I 0B描述，及在上述使用之 C L B s和上述使用之ί〇Β s的輸入和輸出埠間，建立特定之互相連接的埠連接性規格，並由上述之多數可程式互相連接的開關所完成，以在上述F P GA裝置中，形成上述第一信號網路； (c )爲了達成上述之MP L C設備，使用選擇之 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -31 A8 B8 C8 _ _ D8 六、申請專利範圍 MP L C裝置和MP L C程式庫，上述之MP L C裝置，包括含有基板的套裝組件，此基板至少有一個互相連接水平和一系列邏輯單元，其可選擇地配置在上述互相連接水平，以在上述之MP L C基板上，形成多數的軟式 CLB s和多數的軟式I 〇B s ，其中每個軟式CLB和每個軟式I ◦ B，在至少一個互相連接水平擁有可互相連接的輸入和輸出埠，其在上述Μ P G A基板被敷上可計算之幾何的金屬塗層，並在上述之MP L C裝置中與第二組信號延遲，形成佈線信號的第二信號網路，實際上，第二信號網路與第一信號網路是一致的； (d )產生一個MP L C淨表列給上述MP L C設備，上述MPLC淨表列包括MPLC設備之高階資訊， MPLC設備含有：在上述MP L C基板上，形成每個軟式C l B的軟式 C L B描述，在MPGA淨表列指定之上述軟式CLB s中，指定其輸入和輸出埠連接的軟式C L B連接性描述，經濟部中央梂準局貞工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 在上述MP L C基板上’形成每個軟式I 〇 b的軟式 I Ο B描述，和在上述MPLC淨表列指定之上述軟式I 〇B s中，指定其輸入和輸出埠連接的軟式I Ο B連接描述， (e )在上述修正MP L C淨表列和上述MP L C程式庫中，產生幾何式之資料庫，此資料庫含有：在上述MP L C基板上的每個上述軟式c L B和每個本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） ABCD 經濟部中央標準局員工消費合作社印製六、申請專利範圍上述軟式I 0B，有指定實質佈局的幾何資訊，和在上述MP L C基板上指定信號通路的幾何資訊，其與上述軟式CLB連接性描述和上述軟式I0B連接性描述一致，並互相連接CLB s和I OB s的輸入和輸出埠，如此在MP L C設備中充分地維持F P GA設備時，展出其相對的信號延遲，因此在上述F P GA和MP L C設備間，可確認其功能相同。 2 .如申請專利範圍第1項之方法，其中步驟（ a ) 所述選擇之F P G A裝置，進一步含有：被上述C L B s和I 0 B s使用以產生時鐘信號的時鐘信號產生機構，在上述C LB s和I OB s之時鐘信號中，爲了佈線擁有第一個多數導電元件的時鐘信號分佈結構，而在步驟（d )後之上述方法中，進一步含有：藉著增加至上述MP L C淨表列產生一個修正的MP L C 淨表列，在上述MP L C基板上之時鐘信號產生機構的描述和在上述MP L C基板上之時鐘信號分佈結構的描述；而其中上述幾何資料庫在上述MP L C基板上，進一步包含時鐘信號產生機構和重設信號產生機構之特定實質佈局的幾何資訊，和同#地在上述MP L C基板上，進一步含有時鐘信號分佈結構之特定佈線的幾何資訊》 3.如申請專利範圍第1項之方法，進一步在步驟（ d )中，含有：藉著增加至上述修正的MP L C淨表列，在上述 (請先閱讀背面之注意事項再填寫本頁) 裝_ 、1T 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公嫠） -33 - 經濟部中央標準局負工消費合作社印製 A8 B8 C8 D8六、申請專利範圍 FPGA裝置中的每個CLB的軟式CLB負載，不是用於上述FPGA設備。 4. 如申請專利範圍第3項之方法，進一步含有： (f )使用上述幾何資料庫，在上述MP GA基板上產生一組形成金靥塗層的光石印刷作業罩。 5. 如申請專利範圍第4項之方法，進一步含有·· (g )使用上述產生之一組光石印刷作業罩，在上述 ΜPGA基板上，組成金屬塗層。 6. 如申請專利範圍第1項之方法，其中上述 MPLC設備是可罩程式閘陣列（MPGA)設備，其中上述MP L C裝置是MP GA裝置，而且上述MP L C程式庫是MPGA程式庫。 7. 如申請專利範圍第1項之方法，其中上述 MPLC設備是可罩程式標準單元（MP SC)設備，而其中上述MP L C裝置是MP S C裝置，而且上述 Μ P L C程式庫是Μ P S C程式庫。 8. 如申請專利範圍第2項之方法，在該處上述幾何資料庫產生時，上述每個軟式C L Β，是在上述MP L C 基板上，被配置於實際的位置，其相對地與上述F P G A 基板上同一的CLB實瘵位置相同；其中每個軟式I OB ，是在上述MP L C基板上，被配置於實際的位置，其相對地與上述F P GA基板上同一的I 0B實際位置相同：其中每個在上述MP L C基板上的時鐘信號產生機構，是在上述MP L C基板上，被配置於實際的位置，其相對地 (請先聞讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家揉隼（CNS) A4規格（210X297公釐〉 _ 34 - ABCD 經濟部中央標準局員工消费合作社印製六、申請專利範圍與上述F P GA基板上同一的時鐘信號產生機構實際位置相同：而其中在上述MP L C基板上之時鐘信號分佈結構的實際佈線，是沿著上述MP L C基板上之信號佈線被佈線’其相對地與在上述F P GA基板上同一的時鐘分佈結構的信號佈線相同。 9·一種將數位邏輯設計之可場程式閘陣列（ F P G A )設備轉換成上述數位邏輯設計之可罩邏輯單元 (MPLC)設備的方法，上述步驟，包含： (a)用於達成上述FPGA設備，所選擇之 F P GA裝置和F P GA程式庫，上述F,P GA裝置含有基板的套裝組件，包括：大多數可程式之輸入和輸出的介面方塊（I OB s ) ，每個擁有輸入和輸出埠，並與大多數上述套裝組件上的接腳一起運作，而可程式邏輯電路包含在其中，大多數可程式配置的邏輯方塊（CLBs)，每個攤有輸入和输出埠，而可程式邏輯電路包含在其中，大多數可程式互相連接開關，用於選擇上述C L B s 之輸入和输出埠及上述I OB s之輸入和輸出埠間的互相連接，並在備有第一組信號延遲之上述F P GA裝置中’ 形成佈線信號的第一個搶號網路，用於上述CLB s和I OB s所產生時鐘信號的時鐘信號產生機構，於上述CLB s和I OB s之時鐘信號中，擁有佈線之第一個多數導電元件的時鐘信號分佈結構；本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ------l·—、、裝！ (請先閱讀背面之注意事項耳填寫本耳j -訂' -35 - 經濟部中央梂準局貝工消費合作社印製 A8 B8 C8 D8 _六、申請專利範圍 (b )、產生F P GA淨表列給上述之F P GA設備’ 上述F P GA淨表列包含高階資訊，包括：用於上述 F P G A設備中之每個上述C L B和C L B描述，用於上述FPGA設備中之每個上述I OB s的I 0B描述，及在上述使用之CLB s和上述使用之I OB s的输入和輸出埠間，建立特定之互相連接的埠連接性規格，並由上述之多數可程式互相連接的開關所完成，以在上述FPGA 裝置中，形成第二信號網路： ^ (c )爲了達成上述之MP L C設備，使用選擇之 MP L C裝置和MP L C程式庫，上述之MP L C裝置，包括含有基板的套裝組件，此基板至少有一個之互相連接水平和一列邏輯單元，其可選擇地配置在上述之互相連接水平，以在上述之MP L C基板上，形成多數的軟式C L Bs和多數的軟式I〇Bs ，其中每個軟式CLB和每個軟式I Ο B，在至少一個互相連接水平上，擁有可互相連接的輸入和輸出埠，其在上述之MPGA基板上，被敷上計算之幾何的金屬塗層，以在上述之MP L C裝置中與第二組信號延遲，形成佈線信號的第二信號網路，實際上，上述第二信號網路與上述之第一信號網路是一致的； (d )產生一個Μθ L C淨表列給上述MP L C設備，上述Μ P L C淨表列，含有：在上述MP L C基板上，形成每個軟式c L Β的軟式 C L Β描述，在上述MP L C淨表列中指定之上述軟式c L B s中本紙張尺度適用中國國家樑準（CNS ) Α4規格（210Χ297公釐） " ~ -36 - (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印裂 A8 B8 C8 D8六、申請專利範圍，指定其输入和輸出璋連接的軟式C L B連接描述，在上述MP L C基板上，形成每個軟式I 0B的軟式I 0B描述，和在上述MPLC淨表列中指定之上述軟式I 〇B s中，指定其輸入和輸出埠之連接的軟式I0B連接描述； (e )藉著增加至上述MP L C淨表列產生一個修正的MPLC淨表列， (1 )在上述FPGA裝置中之每個CLB的歇式 CLB負載，不是用於上述FPGA設備； (2 )位於上述MP L C基板上之時鐘信號產生機構的描述，和 (3 )位於上述MP L C基板上之時鐘信號分佈結構的描述； (f )使用上述修正之MP L C淨表列和上述之 MP L C程式庫，以產生幾何資料庫，含有：上述MP L C基板上關於每個上述軟式C L B之實際佈局，每個上述軟式I Ο B之實際佈局和上述時鐘信號產生機構之實際佈局的幾何資訊，和上述MP L C基板上指定之時鐘信號分佈結構和信號通路的幾何資訊，其與_£述C L B s和I OB s的輸入和輸出埠互相連接，並與上述軟式C L B連接描述和上述軟式I 0B連接描述一致，其中上述MPLC基板上之上述軟式CLBs，上述軟式IOBs和上述時鐘信號產生機構的實際佈局，是與上述F P GA基板上之同一的軟式本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ------:--(，-'裝-- (請先聞讀背面之注意事項再填寫本頁) 訂- -37 - B8 C8 D8 經濟部中央標準局員工消費合作社印製六、申請專利範圍 CLB s —致的，同一的軟式I 〇Β s和同一的時鐘信號 .產生機構相同，如此在MP L C設備中充分地維持 FPGA設備時，展出其相對的信號和時鐘延遲，因此在上述之F P G A和Μ P L C設備間’可確認其功能相同。 1 0 .如申請專利範圍第9項之方法，進一步包括： (g )使用上述幾何資料庫’在上述MP GA基板上產生形成上述金屬塗層的光石印刷作業罩。 1 1 .如申請專利範圍第1 〇項之方法，進一步，含有： (h )使用上述產生之整組光石印刷作業罩，並在上述之MP GA基板上，形成上述金屬層塗層。 1 2 .如申請專利範圍第9項之方法，其中上述 MPLC設備是可罩程式閘陣列（MPGA)設備，而其中上述MP L C裝置是MP GA裝置，而且上述MP L C 程式庫是MP GA程式庫。 1 3 .如申請專利範圍第9項之方法，其中上述 MP L C設備是可罩程式標準單元（MP S C )設備，而其中上述MP L C裝置是MP S C裝置，而且上述 MPLC程式庫是MPSC程式庫》 1 4 . 一種以電腦虑基礎之系統，將數位邏輯設計的可場程式閘陣列（FPGA)設備轉換成上述數位邏輯設計的可罩程式邏輯單元（MP L C)設備，上述以電腦爲基礎之系統，包括：，儲存資訊之資訊儲存機構，包含用於達成上述本蛾^尺度適用^國國家標率(CNS ) ( 2丨0X297公釐）一 38 - " 1^, '裝訂—J ^ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 A8 B8 C8 D8七、申請專利範圍 F P GA設備之F P GA裝置和F PGA程式庫的資訊代表，上述F P GA裝置含有基板的套裝組件，包括：大多數可程式輸入和輸出的介面方塊（I 〇B s ：), 每個擁有输入和输出埠，並與大多數上述之套裝組件上的接腳一起運作，而可程式之邏輯電路包含在其中，大多數可程式配置的邏輯方塊（C L B s )，每個摘| 有輸入和輸出埠，而可程式之邏輯電路包含在其中，大多數可程式互相連接開關，用於選擇上述C LB s 之輸入和輸出埠及上述I OB s之輸入和輸出埠間的互相連接，並在上述F P GA基板上形成第一組信號網路，以作爲具有有限數目信號延遲之F P G A裝置的佈線信號，上述資訊儲存機構，進一步儲存用於實現上述 MP L C設備所選擇之MP L C裝置和MP L C程式庫的資訊代表，上述MP L C裝置含有MP L C基板的套裝組件，至少包含一個互相連接水平，且帶有一系列選擇地可配置在上述至少一個互相連接水平的邏輯單元，並在上述 MP L C基板上，形成大多數軟式C L B s和大多數軟式 IOBs ，其中每個軟式CLBs和每個軟式IOB，在至少一個互相連接水平上，擁有可互相連接的輸入和輸出埠’其在上述MP G A塞板被敷上可計算之幾何的金靥塗層’並在上述MP L C裝置中，與具有有限數目的信號延遲’形成佈線信號的第二信號網路，實際上，上述第一信號網路與上述之第二信號網路是一致上的，程式資訊處理機構與上述資訊儲存機構一起運作，以本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) -39 - 經濟部中央標準局貝工消費合作社印製 A8 B8 C8 ______ D8六、申請專利範圍產生用於上述FPGA裝置之上述FPGA設備之 F P GA淨表列的第—個數據結構，上述ρ p GA淨表列含有高階餍次的資訊’包括：用於上述jT PGA設備中每個上述CLB的CLB描述，用於上述FPGA設備中每個上述I 0B和I 〇B描述，和在上述使用之CLB s和上述使用之.1 OB s的輸入和输出埠間，建立指定之互相連接的埠連接規格’並由上述多數可程式互相連接的開關 . / 所完成’以在上述F P GA裝置中，形成上述第一信號網路，上述程式資訊處理機構，進一步使用上述 MP L C裝置’產生上述MP L C設備之MP L C淨表列的第二個資訊結構代表，上述MP L C淨表列含有高階的資訊，包括：在上述MP L C基板上，形成每個上述軟式C L B的軟式C L B描述， (請先閱讀背面之注意事項再填寫本頁) 定的定述，指 B 指上庫， ο , 之料 s I S 正資 B ’ 式 B ’ 修何 L 述軟 ο 述於幾 C 描述 I 描用的式接上式接生庫軟連個軟連產式述 B 每述 B 步程上 L 成上 ο 一 C 之 C 形之 I 進 L .定式，定式，P 指軟上指軟構 Μ 中的板 .中的機述：列接基列接理上有表連 C 和表連處和含淨之 L , 淨之訊列， C 埠 Ρ 述 C 埠資表庫 L 出 Μ 描 L 出式淨料 Ρ 輸述 Β Ρ 輸程，i C 資 Μ 和上 OM 和述 L 何在入在 I 在入上 Ρ 幾输式輸 Μ 述其軟其之上本紙張尺度適用中國國家標準（CNS ) Α4規格（2丨0Χ297公釐） —40 - 經濟部中央梂準局貝工消費合作社印裝 A8 B8 C8 D8六、申請專利範圍每個上述軟式C L B，每個上述軟式I Ο B和上述時鐘信號產生機構之實際佈局的幾何資訊’和在上述Μ P L C基板上指定信號通路之實際佈線的幾何資訊，與上述CLB s和I 〇B s的输入和輸出埠互相連接，並與上述軟式c L Β連接描述和上述軟式I ◦ Β連接描述一致，如此在F P G Α設備之上述第一信號網路中，所展示的信號延遲，實際上是在上述設備之第二信號網路中被維持著，因此在上述F P GA和MP L C設備間，可確認其功能相同β 1 5 .如申請專利範圍第1 4項以電腦爲基礎之系統，其中上述FPGA裝置，進一步含有：使用於上述CLBs和IOBs ，所產生時鐘信號的時鐘信號產生機構；和在上述CLB s和I OB s之時鐘信號中，擁有佈線之第一多數導電元件的時鐘信號分佈結構；用於上述CLBs和IOBs ，所產生重設信號的重設信號產生機構；和其中上述以電腦爲基礎的系統，進一步包含：將資訊 _添加給上述第二資訊結構的機構，以產生修正MP L C淨表列，並進一步含有：在上述MP L C基板上之時鐘信號產生機構的描述和在上述MP L C基板上之時鐘信號分佈結構的描述；上述程式資訊產生機構，使用上述修正之MP L C淨表列和上述之MP L C程式庫，產生附加之幾何資訊和增 ------Γ.Υ *裝丨— (請先閲讀背面之注意事項再填寫本頁) :、ΤΓ 本紙張尺度適用中國國家標準（CNS ) Α4規格（2丨0X297公釐） -41 A8 B8 C8 D8 六、申請專利範圍加上述附加之幾何資訊給上述幾何資料庫，上述附加之幾何資訊，進一步在上述MP L C基板上，指定時鐘信號產生機構的實際佈局，並且亦在上述MF L C基板上，指定時鐘信號分佈結構的實際佈線。 1 6 .如申請專利範圍第1 5項以電腦爲基礎之系統，其中上述程式資訊處理機構，進一步含有：添加於上述修正之MP L C淨表列的機構，並在上述F P GA裝置中不是用於確認上雖F P GA設備之每個C L B的軟式C L B負載。 1 7 .如申請專利範圍第1 5項以電腦爲基礎之系統，進一步包括：使用幾何資料庫，產生一組光石印刷作業罩的機構。 1 8 ·如申請專利範圍第1 7項以電腦爲基礎之系統 ’進一步包括：在上述之ΜPGA基板上產生形成上述金靥塗層之一組光石印刷作業罩的機構。經濟部中夬梯準局貝工消費合作社印製 (請先聞讀背面之注意事項再填寫本頁) 1 9 _如申請專利範圍第1 5項之電腦爲基礎之系統，其中上述MP L C設備是可罩程式閘陣列（MP GA) 設備，而且其中上述MP L C裝置是MP GA裝置，而且上述MP L C程式庫是MP GA程式庫。 2 ◦.如申請專利範圍第1 5項以電腦爲基礎之系統，其中上述MP L C設備是可罩程式標準單元（MP S C )設備，而其中上述MPLC裝置是MPSC裝置，且上述MP L C程式庫是MP S C程式庫。本紙張尺度逋用中國國家標準（CNS ) A4規格（21〇X；297公釐）~~~ ' -- -42 -