TW396312B - Method and apparatus for converting field-programmable gate array implementations into mask-programmable logic cell implementations - Google Patents
Method and apparatus for converting field-programmable gate array implementations into mask-programmable logic cell implementations Download PDFInfo
- Publication number
- TW396312B TW396312B TW083103811A TW83103811A TW396312B TW 396312 B TW396312 B TW 396312B TW 083103811 A TW083103811 A TW 083103811A TW 83103811 A TW83103811 A TW 83103811A TW 396312 B TW396312 B TW 396312B
- Authority
- TW
- Taiwan
- Prior art keywords
- soft
- substrate
- clb
- mentioned
- description
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/396—Clock trees
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
A7 B7 經濟部中央橾準局員工消費合作社印装 五、發明説明(1 ) 發明領域 此發明通常是關於一種將可場程式閘陣列設備轉換成 可罩程式邏輯單元設備的方法和裝置。較特別地,此發明 是關於一種將可場程式閘陣列(F P GA)設備轉換成可 罩程式閘陣列(MPGA)設備或可罩程式標準單元( MP S C )設備之改良的方法和裝置。 習知技藝之簡述 / 如積體電路(I C )晶片之電子元件,於現在人類努 力的不同領域,例如,包括製造、工業、科學、國防、娛 樂和教育中被使用。實言之,此元件的目的.,是當信號提 供給它的終端(即接腳)時,執行不同的功能》 從設計的觀點來看,每個元件其特徵在於執行所謂將 它的輸入信號轉換(即變換)成爲它的輸出信號的功能》 於數位電子型式之元件的實例中,輸入和輸出信號是受限 於離散(即二進位)數值或變數,而在此元件數位輸入 和输出信號之間可被執行之變換(即功能)的數目,是受 到此元件可能得到之可能狀態的數目和元件可能發生之狀 態轉變的限制。在元件之數位輸入和輸出變數之間所執行 的不问變換’一般是以布林代數(Boolean algebra)來 描述’而這些變換,經常引用布林代數。這些布林函數的 做法’基本上是爲了任何特別的需要使用可執行基本布林 函數之較簡單元件(如邏輯閘之、數位電子設計〃的完成 或實現。合成之邏輯電路,典型上是使用慣用之代數簡化 (請先閲讀背面之注意事項再填寫本頁) --5
本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 一 4 - 經濟部中央裸準局員工消費合作社印裝 A7 _____B7__五、發明説明(2 ) 法來簡化,像卡諾繪圖 '真值表等。因此,在特別的做法 中,藉由結合和互相連絡若干此類邏輯閘的輸入和輸出, 實際上任何特別的數位邏輯設計是可以實現的。 一般上此技術是慣於完成一個確定邏輯閘的型態之特 別的數位邏輯設計,而此結合和互相連絡對實現數位邏輯 設計之輸入、輸出的功能,是有效的。因此’理論上完成 特別的邏輯數位設計之狀態有無限的方法,其特徵在於布 林式的特定組合。當然,在多數實例中的目的,是爲了發 .覺一種用最少之邏輯閘數目來實現其設計功能的工具。 當特別之數位邏輯設計完成時,實質上使用一種有效 之技術來完成此數位邏輯設計是必需的。目前’可場程式 閘陣列(F P GA )裝置,已非常普遍地在低風險之原型 和低產量之生產應用上被享用。 在結構上,每個可場程式閘陣列裝置,包含有若干實 現於矽基板上之基本元件,其內含於晶片包裝中,即所謂 :晶片包裝上之接腳;執行基本邏輯運作之陣列可配置邏 輯方塊(CLB):在晶片包裝上之接腳以特別可配置邏 輯方塊(C L B s )作爲介面之一組輸入/輸出介面方塊 (I Ο B );和在可配置邏輯方塊(CLBs)和輸入輸 出介面方塊(I 0B )間執行信號通路功能之可程式相互 連接開關閘。 典型上,每個可配置邏輯方塊(C L B )和輸入輸出 介面方塊(IOB),可選擇性地被配置以實現一個定義 於輸入和輸出本身所需之邏輯功能的組合和序列邏輯。每 本氏張尺度適用中國國家橾準(CNS ) A4規格(_210X297公釐) ~~~ -5 - (請先閱讀背面之注意事項再填寫本頁) '裝. 訂 經濟部中央標準局員工消費合作杜印製 A 7 ___ _B7_五、發明説明(3 ) 個可配置邏輯方塊(C L B )和輸入輸出介面方塊( I 〇 B ) ’亦爲了儲存一個配置程式而結合隨機存取記憶 體(RAM),以供選擇必需被完成之特定邏輯功能。同 樣地,每個開關閘亦爲了儲存數位碼而結合隨機存取記憶 體,以在可配置邏輯方塊(C L B s )和輸入輸出介面方 塊(I ◦ B s )之輸入和輸出埠間達成信號的通路。互相 連接開關閘之功能,是用來促進可配置邏輯方塊( CLB s )和輸入輸出介面方塊(I OB s )間所控制的 信號通路,其被儲存於道些開關閘之隨機存取記憶體的數 位碼來決定》實質上,爲了使用可場程式閘陣列( F P GA)裝置以完成(即實現)一個特定之數位邏輯設 計,全都需要將適當之數位碼編寫於可場程式閘陣列( F P G A )裝置之矽基板上之每個利用可配置邏輯方塊( CLB)、輸出入介面方塊(IOB)和開關閘的隨機存 取記憶體內。 以下以較詳細地描述如何用傳統的可場程式閘陣列( F P GA)裝置,來完成數位邏輯設計,將是有幫助的。 如圖1 A中之方塊A所說明,例如在可場程式閘陣列 (FPGA)中第一個步驟之實施方法,眾所周知之技藝 中的邏輯合成或圖式捕捉技術,來從事產生數位邏輯設言十 。此步驟,提供一組完全代表數位邏輯設計之布林邏輯式 〇 如圖1 A之方塊B所表示,在此方法中之第二個步驟 ,是使用電腦來產生一個描述可場程式閘陣列設備的硬體 本紙張尺度適用中國國家標準(CNS) A4規格(2丨0X297公釐) I-------^--(,1-- (請先閱讀背面之注意事項再填寫本頁) 訂 -* 6 - 經濟部中央標隼局員工消費合作社印製 A 7 __B7五、發明説明(4 ) 。此副製程需要使用一個高階之硬體說明語言,其可被電 腦編譯以執行發展的程式。對賽寧克式(Xilinx) 2 0 0 0和3 0 0 0系列之可場程式閘陣列裝置而言,此 可場程式閘陣列(F P GA)設備是使用一種賽寧克式淨 表列檔案格式(XN F )之特定語言來描述。在可場程式 閘陣列(F P G A )設備中以整組圖式之陳述來說明其元 件,一齊處理的是被視爲如原始之a淨表列〃 β明顯地, 每個在原始淨表列之可配置邏輯方塊(C L‘ B 〇和輸出入 介面方塊(I Ο B )的描述,沒有邏輯模型描述,而在每 個可配置邏輯方塊(CLB)(即副網路)和輸出入介面 方塊(I 0B)中,指定其邏輯。賽寧克式淨表列檔案格 式(XN F )硬體描述語言之造句法和邏輯儲存格陣列程 式(L C A )庫,是在美國加州,聖荷西之賽寧克公司, 於西元1986年1月26日發行之版2. 00的邏輯儲 存格陣列(L· C A )賽寧克式淨表列規格中,很詳細地被 描述,並在整體中被併入參考。 如圖1 A之方塊C所表示,此方法之第三個步驟,是 從赛寧克式中使用原始XNF的淨表列和、xnfmap,的程 式,爲了將數位邏輯設計的整組邏輯變換成F P GA中的 CLB s。此步驟可爲每個CLB和每個I OB產生邏輯 儲存格陣列(L C A )描述。賽寧克式之程 式’隨後被用於一個可能產生包括多至6 4個C L B描述 ,6 0個I 〇B描述,信號輸出腳描述和時鐘驅動器描述 的L C A描述。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) " ' (請先閱讀背面之注意事項再填寫本頁) >裝 訂 經濟部中央標準局員工消費合作社印製 A7 B7 _ 五、發明説明(5 ) 如圖1 A之方塊D所表示,此方法之第四個步驟,是 使用賽寧克式中的’lca2xnf"程式,將L CA描述轉換爲 含有C L B和I 0B佈局規格的最後F P GA淨表列和 F P GA執行程序的信號程序資訊。整組XN F陳述,在 圖2所示之模範的F P G A淨表列中,實現其C L B的描 述。 其後如圖1B中之方塊E所示;是電腦系統2由賽寧 克式中使用最後之FPGA XNF淨表列中執行^ makebits"程式,以產生CLB,I 0B之隨機存取記憶 體和FPGA裝置上之信號程序元件的^配置程式"(即 ,數位碼)。本質上,CLBs 、IOBs和相互連接之 開關的功能,是由這些程式控制的。這些程式,儲存在外 部的記億體內》如方塊G所示,當打開電源或指令時,這 些數位碼被載入個別之RAM元件內,以完成F P GA裝 置的程式編寫而完全地實現其數位邏輯設計。 明顯地,F P G A有其優點和缺點。例如,使用測試 向量測試程式化之F P GA裝置之後,修正原始數位邏輯 設計而重新編寫相對於其裝置的程式’是容易且花費少的 。然而,典型之F P GA設備適用於原型和少量生產有其 高成本之個別零件,而於大量生產時通常則太貴。所以, 當特別數位邏輯設計的需求超過某一臨限時,經濟上的考 慮指出,一種不同的’更經濟有彈性的技術,被用來完成 成功的數位邏輯設計。 在其他數位技藝中’FPGA設備之機能實施的程序 ^紙張尺度適用中國國家標準(匚灿)八4规格(2丨0父297公釐) " (請先閱讀背面之注意事項再填寫本頁)
經濟部中央標準局員工消費合作社印裂 A7 _ B7五、發明説明(6 ) ’如可罩程式閘陣列(MFGA)裝置’在目前通常被參 考者移轉〃或、執行程序轉換"並受到很大的注意。一 般上,轉換程序需要將F P GA裝置中之邏輯元素(如正 反器)和輸出入襯墊,轉換成爲MP G A裝置中的同等結 構,並且在MP GA資料庫中,使用得到的邏輯元素重新 合成其邏輯元素。雖然如此,在執行其轉變程序時,通常 此情況是F P GA設備的原始設計者,對將F P GA 設備轉變成其他技術的轉換(即,移動)是沒有幫助的, 如可罩程式閘陣列(MPGA)或可罩程式標準單元( Μ P S C )技術》 相對於F P GA轉換成爲MP G A設備的需求,目前 一系列半自動的轉換程序已被開發,並在商業的應用上被 使用。圖3中,展示在習知技藝方法中將FPGA設備轉 換成爲MP G Α設備。如方塊Α所示,此方法的第一個步 驟,將FPGA設備(由圖1之程序產生)之XNF描述 轉換爲FPGA設備之、扁平〃 XNF描述。此步驟的目 的,是移開限制在F P GA設備上的所有網路水平,其在 F P GA之淨表列中被C L B箱所限制。合成之"扁平, 淨表列描述中僅有閘電平邏輯規格被展示。隨著扁平描述 ,在F P GA設備中C L B內曾經受到限制的邏輯閘,現 在是完全地與其他邏輯閘重新組合,並在MP GA基板上 依序地重新配置著。這些邏輯閘實際的重新組合和重新配 置,將隨著使用於轉換之目標技藝所決定的設備模式而確 定。 本紙張尺度適用中國國家梯準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 裝 訂 -9 - 經濟部中央標準局貝工消費合作社印製 A7 B7五、發明説明(7 ) 如圖3之方塊B所示,此方法的第二個步驟從用於副 程序之施行,將扁平之F P G A淨表列轉換成所需之 MP GA淨表列。而如方塊C所示,此方法使用MP GA 淨表列和MP GA資料庫,以產生MP GA幾何數據庫。 明顯地,此幾何數據庫包含必需的佈局和佈線資訊,以在 MPG A基板上產生組成混合金屬化模式所需之若干"護 罩處理〃 β明顯地,最後混合金屬化模式擬定裝置的計劃 和實現MP GA設備,其功能是與F P GA施行和原始數 位邏輯設計同等的。然後在方塊D,MP GA之幾何數據 庫被用來產生護罩處理》方塊Ε中所示之最後步驟,是將 已經產生的護罩處理,在MP G Α基板之相互連接水平, 實質上注入金屬化模式,並且實現MP GA設備。 當上述將F P GA設備轉換成MP GA設備的方法, 已被證明是有用時,它受若干問題困惱著,其已在下列文 章中詳細地被描述:1992年,6月4日,電子設計報 導中1 0 7至1 1 6頁,由Charles,H.Small撰寫之" FPGA轉換';1992年,4月27日,電子工程時 報中4 5至4 6頁’由Richard Georing所選寫之' FPGA至AS 1C移轉進行計劃〃 ;1992年,8月 ,'AT&T AIC應角通告:軟通路移轉:可場程式 閘陣列至閘陣列或標準單元〃》 這些問題一般主要的陳述,已在上述"F P GA轉換 '中提出。第一個問題是在F P GA裝置中,關於每個組 合之邏輯方塊與其本身具有之時間延遲結合的事實,基本 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度逋用中國國家標準(CNS ) A4規格(210X297公釐) 經濟部中央榇準局員工消費合作社印策 A7 ____B7_ 五、發明説明(8 ) 上是爲定數而與追求之特別功能無關。第二個問題是關於 可程式相互連接點和F P GA裝置中欲執行例行信號操作 之開關閘的事實,其引入之基本信號延遲,通常可在其裝 置內改變或轉換欲完成之邏輯功能。 當在F P GA中完成所需之邏輯功能時,上·述之問題 在FPGA設備(即在FPGA淨表列中,所引入之時間 延遲方塊〇 )中,藉著將這些信號延遲模式化,可以輕易 地被處理。明顯地,用於實現在淨表列中所描述不同元件 之陳述的這些時間延遲,是很清楚地被表達。 但是,當以習知技藝之方法執行F P GA設備的轉換 時,典型上如圖4之圖式說明中所描述的,從F P GA基 板到MP GA基板之C L B邏輯的空間變換,是不可預料 的。因此,事實上它是無法解決上面所描述的時間延遲的 問題,或在轉換作業之技術常發生的其他時間問題。 因此,在技術中提供將可場裎式閘陣列設備轉換可罩 程式邏輯單元設備的方法及裝置,如結合習知技術之系統 與作業以克服問題的MP GA設備或MP S C設備,是非 常需要的。 發明之目的和概要 因此’此發明主要的目的’是提供將可場程式閘陣列 設備轉換成如Μ P G A或MP S C設備之可罩程式邏輯單 兀設備的方法和系統’以避免結合習知技術之系統與作業 時的問題。 本紙張尺度適用中國國家摞準(CNS ) A4规格(2丨0X297公釐) ' (請先閱讀背面之注意事項再填寫本頁) 裝· 訂 ^ 11 - 經濟部中央標準局員工消費合作社印裝 A7 B7 五、發明説明(9 ) 此發明進一步的目的’是提供此種轉變的方法和系統 ,使其於完成轉換作業之後’在可罩程式邏輯單元( MP L C )基板上,保有可配置邏輯方塊相對之實體佈局 、網路水平之信號通路,和F P G A設備之時鐘分佈式樹 狀。藉由MP L C設備之網路水平,在MP L C基板上受 制於相對應結構之實體佈局’其於F P GA設備所表達之 相關信號和時鐘延遲,在MP L C設備中是被保存著,並 在F P GA和MP L C設備之間確保其功能的同等。 此發明進一步的目的,是提供一個適合程式編寫之電 腦爲基礎工作站的系統’以供給邏輯重組和需要執行此發 明方法之佈局和佈線工具。 亦爲此發明進一步的目的,是依此發明之方法在半導 體晶片製造中,提供超大規模積體電路。 此發明之這些和進一步的目的,對此發明的專利申請 範圍和以後,將變爲明顯的。 附圖簡述 爲了對此發明之目的有較完整的了解,所描述之實施 例的詳細說明,在下面是與附圖相關地被提出,其中: 圖1A和1 B,同時代表一個用傳統之FPGA裝置 ,在一個完成之數位邏輯設計方法中,執行描述之步驟的 高水準流程圖; 圖2是一組在F P GA淨表列範例中,描述單一 CLB的XNF陳述: 本紙張尺度適用中國國家揲準(CNS ) A4規格(2!OX297公嫠) (請先閱讀背面之注意事項再填寫本頁) 裝 I-訂 -12 - A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(10 ) 圖3是以習知技術之方法,於F P GA設備轉換成 MPGA設備作業時,執行描述之步驟的高水準流程圖; 圖4是以圖式說明來描述習知技術’使用圖3中所描 述之習知技術的方法,將F P G A設備中之邏輯單元變換 成MP GA設備中同樣功能之邏輯單元的作業過程; 圖5是系統方塊圖,說明此發明之編寫程式機器的元 件; 圖6是F P G A裝置範例的圖案,表τκ其透過可程式 相互連接開關,在網路水平時之可配置邏輯方塊和相互連 接之輸出入介面方塊; 圖7是以圖表示,於圖6所示F P GA裝置之(邏輯 單元)元件佈局圖; | 圖8是以圖表示,說明用於特別數位邏輯設計之 F P GA設備的F P GA淨表列元件; 圖8 A是一組用於F P GA淨表列範例中檔案名稱描 述的X N F陳述; 圖8 B是一組用於F P GA淨表列範例中單一 C L B 描述的XNF陳述; 圖8 C是一組用於F P GA淨表列範例中單一I〇B 描述的X N F陳述; 圖8 D是一組用於F P G A淨表列範例之中時鐘驅動 器描述的XNF陳述: 圖8E是此發明所說明之實施例,在FPGA、 MP GA和MP S C資料庫中元件的明細表; (請先閲讀背面之注意事項再填寫本頁) 裝- 本紙張尺度適用中國國家梯準(CNS ) A4規格(2丨0X297公釐) 13 經濟部中央梂準扃爲工消費合作社印装 A7 B7 五、發明説明(11 ) 圖9是預先處理至金屬化階段之Μ P G A基板的幾何 平面圖; 圖1 0是以圖式說明,從特別數位邏輯設計F p GA 設備之F P GA淨表列中,產生修正之MP GA淨表列描 述的作業過程; 圖11 A是一組用於Μ P G A淨表列範例之檔案名稱 描述的L S L陳述; 圖1 1 B是一組用於MP 0厶淨_表列範例中,單一軟 式CLB描述的LSL陳述; 圖1 1 C是一組用於MP G A淨表列範例中,軟式 CLB連接性描述的LSL陳述; 圖11D是一組用於MPGA淨表列範例,軟式 I 0B連接性描述的L S L陳述; 圖1 1 E是一組用於MPGA淨表列範例中,A時鐘 信號分佈樹狀描述的L S L陳述; 圖1 1 F是一組用於MPGA淨表列範例中,G時鐘 分佈樹狀描述的L S L陳述; 圖1 1 G是一組用於MPGA淨表列範例中,通用重 設分佈樹狀描述的L S L陳述; 圖1 1 Η是一組用於Mp GA淨表列描述範例中, C L B載入描述的L S L陳述; 圖1 2是以圖說明,用此發明之方法,將FPGA設 備變換成MP G A設備的作業過程;和 圖1 3A和圖1 3B ,同時用此發明之方法,在 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ~ '— -14 - (請先閱讀背面之注意事項再填寫本頁) 裝. 訂 本打年3 «令 -· 經濟部智慧財產局員工消費合作社印製 附件一:第83103811號專利申請案中文說明書修正頁 民國89年3月呈 五、發明說明(12 )
FpGA設備轉換成MPGA設備之作業過程中,執行描 述之步驟的高水準流程圖。 主要元件對照 1 本 發 明 之 機 器 2 電 腦 工 作 站 3 光 罩 產 生 系 統 4 光 罩 作 業 5 金 屬 層 沉 稹 系 統 6 金 屬 層 模 式 7 MPGA 基 板 1 0 中 央 處 理 器 1 1 程 式 儲 存 記 憶 體 1 2 隨 機 存 取 數 據 記 1 3 數 據 儲 存 記 憶 體 1 4 可 視 顯 示 單 元 1 5 文 字 輸 入 裝 置· 1 6 選 擇 裝 置 1 7 系 統 介 面 1 8 系 統 匯 流 排 2 0 FPGA 裝 置 發明之詳細說明 _!! — !> %111--11^----------"Ί A (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -14-1- Α7 Β7 經濟部中央標隼局員工消費合作社印装 五、發明説明(12 ) 發明之詳細說明 此發明的方法和機器,現在將詳細地參照圖5至圖 1 4被描述。 通常此發明的方法,可用以將任何F P GA設備轉換 爲任何所需之MP L C設備,例如MP GA或MP S C設 備。僅爲了說明的目的,此發明之方法和機器,將與賽寧 克式2000系列FPGA裝置、赛寧克式3000系列 F PGA裝置或AT&T3 0 0 0系列FPGA裝置中最 先完成之數位邏輯設計範例相結合地被描述。在此發明之 第一說明的實施例中,此方法是將F P GA設備轉換成實 際用於AT&T系列ATT656 MPGA資料庫功能 相同之MP GA設備。在此發明之第二說明的實施例中, 此方法是將F P GA設備轉換成爲實際用於AT&T系列 H S 9 0 0 C資料庫功能相同之MP S C設備。然而,使 用此發明之方法和機器,可用於以F P GA和MP L C爲 本之不同型態的裝置是可以理解的。 如圖5中所述,此發明1之機器,包括若干整合的副 系統,即:電腦工作站2,光罩生產系統3 ,金屬層沉積 系統5。特別地,工作站2之主要功能,是執行邏輯合成 和重組,元件佈局和佈線和其他下文_中描述的功能。系統 3之功能,是製造光罩的作業4 »系統5的主要功能,瘴 本紙張尺度適用中國國家揉準(CMS ) Α4洗格(2〖0Χ297公釐) (锖先閣讀背面之注意事項再填寫本頁) Λ 卜訂 Α7 Β7 經濟部中央標準局員工消費合作社印製 五、發明説明(13 ) 將這些生產的光罩用在MPGA基板7 (和MPSC基板 )上,以組合成金屬化的模式6 » 如以後所用,每個MP GA基板,已預先處理至金屬 化階段是可以瞭解的。在此材料處理階段中,每個邏輯閘 的位置,是預先設定的,而所有這些需要製作MP GA裝 置程式以在基板上組合的是:(i)用於信號佈線之電子 連接;和(i i )用於A時鐘和G時鐘分佈樹狀和通用重 設分佈樹狀。藉由傳統之金屬化作業組成這些結構,首先 需要確立電子連接的物體大小(即面積)和位置,及在 M P G A基板表面上排列之時鐘物體大小和位置。如下將 要描述的,這需要的資訊,是當完成轉換作業時最後才產 生。 如圖5中所示,工作站2,包含若干整合之系統元件 ,即:一個或多個中央處理器10 (即微處理器):用於 儲存作業系統程式、應用程式和此發明之不同發展和轉換 程式(即工具)的程式儲存記億體1 1 ;在設計的轉換作 業時用於儲存不同數據結構的隨機存取數據記億體( RAM) 12 ;用於儲存在LCA (即FPGA)資料庫 、MP G A資料庫和MP G A代數數據庫中之相關元件資 訊的罩式數據儲存記憶體i 3 ;擁有可視顯示螢幕或表面 的可視顯示單元14;鍵盤或其他文字輸入裝罝15;— 個指標或選擇裝置(即滑鼠或路徑追踪球)1 6 ;用於連 接產生光罩和金屬化沉積機器3和5之間的一個或多個系 統介面1 7。如所示,此系統每個元件,是藉由此技術已 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) Μ規格(210X297公釐) 一 16 — 經濟部中央標準局員工消費合作社印製 Μ _Β7五、發明説明(14 ) 知之方法的一個或多個系統匯流排1 8,與處理器結合在 一起作用。於較佳之實施例中’此作業系統是優利(Unix )X視窗,可使處理器至少支撐兩個輸出、輸入視窗,浮 標和選擇裝置1 6、和多工作業。然而,其他適合之作業 系統程式,可隨著所接受的結果被使用,是可以了解的。 如圖6中所示,說明實施例之FPG> A裝置20 ,包 含一個在矽基板上所形成的CL B陣列。爲了提供 F P G A裝置的晶片包裝上接腳和選擇C L B s的輸出入 埠間的相互連接,一個I 〇B s的環最在F P GA基板上 的CLB陣列附近形成。在解說之實施例中,每個CLB 藉著與C L B結合之簡單RAM的程式,擁有可依需要選 擇組合和序列邏輯兩者。同樣地,每個I OB藉著與I ◦ B結合之簡單RAM的程式,擁有可依需要選擇組合和序 列邏輯兩者》 於圖7中,展示一個用於解說實施例之FPGA裝置 的邏輯單元變換。如所述,每個C L B在矽基板上,配有 特定的位置,其以如所示之AA,B D等之行列的位址來 指定。同樣地,每個I OB的位置是由如P 2 1特定之接 腳數目來確定其周邊的位址。 於圖9中,展示一個留在預先處理爲金屬化階段之 MP G A基板平面內的笛卡兒座標的系統。如所示,在 MP GA基板上每個邏輯單元(邏輯閘)之物體位置,是 在X和Y值的範圍內被指定。典型上,在MP GA基板上 相互連接若干邏輯閘,以在F P GA設備由被特定之 本紙張尺度適用中國國家梂準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) -17 - A7 B7 經濟部中央梂準局負工消费合作社印裝
五、發明説明(15 ) C L B實現所執行同等的邏輯功能,是需要的。在 MP GA設備中,此邏輯方塊並沒有如F P GA設備中之 C L B,有硬式或物質上被定義的界限;因此它在下文中 被參考並在申請專利範圍中視爲^軟式C L B",以顯示 其實際的特性。依此發明,用於MP GA設備之網路(即 互相連絡)水平是被定義的,雖然在MP GA設備的網路 水平,沒有物質上的界限,但就F P GA設備而言,每個 軟式C L B在其網路(或互相連絡)水平,已預先設定輸 入和輸出埠。爲了實行此發明方法的目的,這些輸入和輸 出埠,在MP G A淨表列之軟式C L B連接性的說明中被 指定的,如圖1 1 C中所示。 同樣地,在MPGA設備中,用於I 0B之相等結構 並沒有如相對於FPGA設備中之I 0B,有硬式或物質 上被定義的界限。因此,在MPGA設備中用於I〇B相 等之結構,在下文中被參考並在申請專利範圍中視爲"軟 式IOB〃 ,以顯示其實際的特性。所以,於FPGA設 備之淨表列中的每個I 0B,軟式I 0B是在MPGA淨 表列中被定義的。在大部份的設備中,軟式I Ο B是以輸 出入的墊座和有時候用簡單的邏輯水平驅動器來實現。同 樣地,當組合和/或序列蘧輯功能,在大部份普通的應用 中不是經常需要時,這些功能在大部份MP G A資料庫中 是有用的。在MP GA設備之網路或互相連絡的水平,每 個軟式I 0B爲了實行此發明方法的目的,已預先定義好 其輸入和輸出埠。這些输入和输出埠,在MP GA淨表歹[J (請先閱讀背面之注意事項再填寫本頁) 裝: ΐτ 本纸乐尺度適用中國國家梯準(CNS)A4規格(210X297公釐) 18 - A7 B7 經濟部中央標準局員工消費合作杜印製 五、 發明説明 (16 ) 1 之 軟 式 10 B 連 接 性 的 說 明 中 被 指 定 的 如 圖 1 1 D 中 所 1 1 示 〇 1 I 參 照圖 1 3 A 和 圖 1 3 B > 此 發 明 之 轉 換 方 法 1 現 在 1 1 I 將 很 詳 細地 被 描 述 〇 請 先 1 如 圖1 3 A 之 方 塊 A 所 示 > 此 方 法 的 第 一 步 驟 是 執 行 讀 背 1 1 rgt 圖 1 中 方塊 A 到 D 所 示 之 步 驟 以 產 生 將 被 轉 換 之 之 注 1 I 意 F P G A.設 備 最 後 的 F P G A ( X N F ) 淨 表 列 〇 明 顯 地 事 項 1 I 再 1 9 F P G A 設 備 之 合 成 淨 表 列 描 述 I 在 F P G A 裝 置 之 矽 寫 本 裝 基 板 上 ,含 有 關 於 組 合 邏 輯 方 塊 ( C L B ) 實 質 佈 局 之 高 頁 1 I 階 資 訊 。由 轉 換 作 業 此 階 段 所 產 生 的 F P G A 淨 表 列 範 例 1 1 > 是 在 圖1 0 中 以 圖 示 說 明 〇 1 1 1 如 圖1 0 中 所 示 F P G A 淨 表 列 含 有 若 干 個 所 謂 檔 訂 f 案 或 電 路名 稱 每 個 用 於 F P G A 設 備 之 C L B 的 C L B Γ 描 述 每個 用 於 F P G A 設 備 之 I 〇 B 之 I 〇 B 描 述 一 1 1 個 用 於 F P G A 設 備 之 時 鐘 的 時 鐘 驅 ffiJ. 動 器 描 述 和 在 晶 片 [ 1 包 裝 上 接腳 之 信 號 輸 出 腳 描 述 的 元 件 描 述 〇 I 通 常, 每 個 C L B 描 述 含 有 若 干 個 資 訊 的 項 目 即 ; 1 1 I C L B 名稱 代 表 信 號 名 稱 之 C L B 輸 出 / 輸 入 埠 描 述 Γ 1 即 I B L A N E — 1 ) f 在 圖 7 中 代 表 邏 輯 單 元 陣 列 位 置 1 I 之 C L B位 置 描 述 ( 即 A A ) t 和 描 述 用 於 實 現 C L B 之 1 F P G A資 料 庫 元 件 的 C L B 邏 輯 模 式 描 述 〇 明 顯 地 對 1 每 個 C L B 之 每 個 输 入埤 的 描 述 > 包 含 — 個 信 時 間 延 遲 1 | 場 > 其 於C L B 輸 入 埠 和 提 供 信 號 給 C L B 的 信 號 源 之 間 1 1 > 含 有 關於 信 號 佈 線 埠 的 信 號 佈 線 延 遲 資 訊 0 此 信 號 佈 線 1 1 1 本紙張尺度適用中國國家梯準(CNS ) A4規格(210X297公釐} -19 - 經濟部中央標準局另工消費合作社印製 A 7 _B7五、發明説明(17 ) 延遲資訊,典型上是在眾所周知之技術中,由電腦爲基礎 的佈置工具所產生’並在所周知之技術的方法中,在執行 電路設計模擬時被使用。 同樣地,每個I 0B描述;包含若干個資訊的項目, 即:IOB名稱;代表接腳數目之基板上的IOB位置; 代表信號名稱(即IBLANE — 1之I 〇B輸出/輸入 埠描述;和代表FPGA資料庫元件的I0B邏輯模式描 述。在F P GA設備之網路水平,每個單獨之邏輯組是由 其CLB名稱(即I RELAY— 1 )定義的,而以 FPGA XNF淨表列中所列之一組XNF陳述來描寫 。明顯地,每個I 0B之輸入埠描述,是配置爲一個輸出 之驅動器,包含一個信號時間延遲場,其於I 〇 B和提供 信號給I Ο B的信號源之間,含有關於信號佈線部份的信 號佈線延遲資訊。此信號佈線延遲資訊’是由上述電腦爲 基礎的佈置工具所產生,並在電路設計模擬時被使用。 AT&T3 0 2 0系列之FPGA裝置,有6 4個邏輯單 元,其高階之FPGA XNF淨表列包括多至64個以 上的CLB描述,6 0個I 〇B描述’一個時鐘驅動器描 述,和一個信號輸出腳描述。當未標示時’一組XN F陳 述被用來實現每個圖1 0中所示F P G A淨表列內特定之 描寫的元件》用於此類陳述之XN F格式’在圖8 A之 CLB描述中是爲範例的。 如圖1 3 A方塊B所示’此方法之下一個步驟,是在 FPGA淨表列描述中,由CLB名稱定義之每個單獨邏 本紙張尺度適用中國國家梯準(CNS ) A4规格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) -20 - 經濟部中央標準局負工消費合作杜印袈 A7 __ ___B7______—五、發明説明(18) 輯組’局部性地執行$邏輯重組〃(即在FPGA設備之 CLB內被限制)。任何傳統之邏輯組合技術,可被使用 。此步驟’如圖1 〇中之圖式說明,開始將FP GA XNF淨表列轉換成MPGA LSL淨表列。用於 AT&T系列3 0 2 0 FPGA裝置(有6 4個邏輯單元 )的F P G A設備,在轉換作業的此步驟產生 '高階〃的 淨表列’其包含若干個元件描述,即:用於F P GA淨表 列可選擇檔案名稱之名稱的檔案或電路名稱I;用於 FPGA設備每個CLB之軟式CLB描述;用於 F P GA設備每個I 〇B之軟式I 0B描述;如上所述之 軟式C L B連接地描述;如上所述之軟式I 〇 b連接性描 述。明顯地’在圖1 OMP GA淨表列中所示之A時鐘信 號分佈樹狀描述、G時鐘信號分佈樹狀描述和通用重設信 號分佈樹狀描述’並不是在轉換作業的階段時所產生,然 而在下面所述之步驟C時必需以手工的方式附加於淨表列 〇 如圖1 0所述,每個軟式c L B描述,包含若干資料 的項目,即:描述有關於輸入和輸出埠之軟式 CLB1/◦描述;軟式CLB名稱,在FPGA設備中 與C L B有相同的位置;用於每個軟式c L B之邏輯描述 模式,包含與C L B —致之副網路的指定重組邏輯元件。 MP GA淨表列中之軟式C L B連接性描述,包含網路中 軟式C L B之明細表和用於連接MP GA設備網路水平相 關之輸入和輸出埠的規格。明顯地,互相連接的這些卑, 本紙張从適用til國家標準(CNS ) A4規格(21GX297公釐} ~ 一 -21 - i. m lit m *11^— HI , / n_^i (請先閱讀背面之注意事項再填寫本頁) l·訂 經濟部中央標率局員工消費合作社印製 Μ _Β7___五、發明説明(19 ) 以信號名稱(如圖1 1 c所述之X0 0 2 2 8X)被表示 。同樣地,MPGA淨表列中之軟式I 0B連接性描述’ 在網路中含有軟式I0B之明細表和MPGA設備網路水 平相關之輸入和輸出埠互相連接的規格。這些互相連接的 埠,亦在圖11D中以信號名稱被表示。整組在所產生 之MPGA淨表列中實現的這些描述的邏輯模擬語言( LSL)陳述,是在圖1 1A至1 1D中被提出。 圖1 2中,當CLB以邏輯重組步驟以圖示說明時, F P GA淨表列中用於指定C L B位置相同的XN F碼, 亦在MP GA淨表列中用於指定與軟式C L B —致之軟式 CLB名稱。藉由共同代碼來共編(i)在FPGA淨表 列中特別的CLB (即副網路)內之邏輯和(i i )在 MP GA淨表列中與軟式C L B —致內含之重組邏輯的索 引,此發明之方法,保證MP GA設備之對等邏輯方塊是 正確地被確認,並且在下面佈局和佈線中,在MP GA基 板上實質地被放置在相同的對等位置。如圖1 0中所示, 特別C L B之C L B邏輯式描述,是在MP GA基板上相 -------:—「裝— (請先閲讀背面之注意事項再填寫本頁)
*1T 式圖 軟如 之 關
步 三 第 之 法 方 明 發 。 此 輯 ’ 邏示 其所 組 C 重塊 中方 B A L C
IX 3 是 ’ 此 列依 表了 淨爲 A 是 G 這 P , Μ 目 的項 階訊 高資 二二 ΠΜ 注 方 產附 所的 正構 修結 ’ 別 中特 Β 關 驟有 步種 的四 面定 上確 在以 示通確 所、被 中狀是 列樹構 表佈結 淨分加 ο 號附 1 信的 圖鐘入 如時載 。G鐘 的、時 求狀 Β 需樹 L 而佈 C 備分和 設號狀 Α信樹 G 鐘佈 Ρ 時分 Μ Α 號 行如信 執些設 明這重 發,用 張 一紙 本 A V)/ S N C I準 一梂 I家 t國 國 I中 一用 適
I釐 公 7 9 2 X B7 經濟部中央標準局員工消費合作社印製 五、發明説明(20) 認’並在MP GA基板上被組成。 附加於MPGA淨表列之第一資訊的項目,是在 MP G A基板上被實現之A時鐘樹狀分佈的L S L淨表列 °如圖11E所示’如在LSL陳述中實現A時鐘信號分 佈樹狀描述的說明,每個在A時鐘信號樹狀分佈之列線, 在MPGA資料中有一個由可用元件(即F 1 〇 2 )所合 成的時鐘驅動器。在實施例之範例中,此樹狀有1 〇個柱 列’而且隨後在A時鐘信號樹狀分佈特定之'L S L陳述中 ’有10個時鐘驅動器。 附加於MP GA淨表列之第二資訊的項目,是在 MP GA基板上被實現之G時鐘信號樹狀分佈的L S L淨 表列描述。如圖1 1 F所示,每個在G時鐘信號樹狀分佈 之列線,在MP GA資料中有一個由可用元件(即 Fl〇2)所合成的時鐘驅動器。在實施例之範例中,此 樹狀有1 0個柱列,而且隨後在G時鐘信號樹狀分佈特定 之LSL陳述中,有1 〇個時鐘驅動器。 附加於MPG A淨表列中之第三資訊的項目,是在 MP GA基板上所組成之通用重設信號樹狀分佈的L S L 淨表列描述。如圖11G所示,每個在通用重設信號樹狀 分佈之列線,在MP GA資料中有一個由可用元件(即F 1 〇 2 )所合成的時鐘驅動器。在實施例之範例中,此樹 狀有1 0個柱列,而且隨後在通用重設信號樹狀分佈特定 之LSL陳述中,有1 〇個驅動器。 附加於MP G A淨表列中之第四資訊的項目,是在 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度逋用中國國家橾隼(CNS ) A4規格(210X 297公釐) -23 - 經濟部中央標準局員工消費合作社印裝 A7 B7五、發明説明(21 ) MP GA基板上所組成之C L B時鐘載入的L S L淨表列 描述,而不是在FPGA中特定的每個CLB。如圖1 1 Η所示,每個這些軟式C L B載入,有输入和輸出埠及在 MP GA設備網路水平中特定之副網路描述,並相互連終 於軟式C L B s之埠和Α時鐘和/或G時鐘信號樹狀分佈 其一之線間。每個軟式C L B之輸入埠,是由引入時鐘信 號佈線網路之邏輯閘所代表,其阻抗(即負載),基本上 是等於F P GA設備中組合之時鐘驅動器所代表(即顯示 )的阻抗。典型上,每個C L B負載在眾所周知之技術中 ,是以分配型態之電容量和/或電阻的值所指定的。如下 文將很詳細解釋,介紹此阻抗量值的目的,是確定在 F P GA設備中時鐘信號驅動器之阻抗,實際上是與 MP GA設備中時鐘信號驅動器的阻抗量值相同的,因此 ,在設備間保有時鐘信號歪曲率(如邏輯功能)。明顯地 ,當每個C L B負載在MP G A設備中之時鐘信號佈線網 路內引入所需之負載時,C L B負載並非代表信號透過 Μ P G A設備相互連絡水平所實現之輸出入信號網路佈線 的任何負載效應,如F P G A設備中是與C L B —致的, 而不與F P G A裝置中組成之輸出入信號佈線網路相連接 〇 如此,在此方法中如上所述之四種副步驟的結果,將 產生MP GA設備修正高階的MPGA淨表列。明顯地, 此MP GA淨表列並沒有包含有關於MP GA資料元件之 實際佈局的資訊,或在MP GA淨表列中所描述之A時鐘 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) —-------^--「,裝-- (請先閱讀背面之注意事項再填寫本頁) -24 - 經濟部中央標準局員工消費合作社印製 A 7 _______B7__五、發明説明(22 ) 、6時鐘和通用重設信號分佈樹狀的實際佈線。 如圖1 3 B之方塊D所示,此發明方法的下一個步驟 ,是使用上面所產生之修正高階的Μ P G A淨表列和 MP GA程式庫以產生幾何資料庫之MP GA程式庫。此 幾何資料庫之功能,是在MP GA基板上的場合,確認所 有程式庫的元件,包含在圖1 0被實際確認之修正 MP GA淨表列中描述的邏輯閘、時鐘驅動器,時鐘線和 軟式C L B負載描述。通常產生佈局和佈線資訊的作業, 是由佈局和佈線的程式所執行,其使用(i )修正 Μ P G A淨表列之特別元件描述內特定的資料(i i )相 關於MP GA程式庫內指定之特別元件的幾何資訊,以計 算如圖9中所示在MP GA基板上每個此類元件之真正實 際的佈局。 修正之MP GA淨表列中描述的每個軟式C L B和 C L B時鐘負載,其在MP GA基板上之指定的特別區域 (即地區)內,此佈局和佈線程式產生一個X和Y範圍的 座標(即幾何數據),在該處邏輯閘被金屬化的模式相互 連接,以在軟式C L B內確認重組之組合和/或序列邏輯 。藉由計算整組座標數據之程序被應用於C L B之C L B 位置(如AA)和偏移參數,將FPGA基板上之行、列 指標變換成在MPGA基板上相關之X、Y的空間座標。 此一對一之座標的轉換作業,是如圖1 2之圖示說明,其 亦爲重要的去確認每個軟式C L B在MP GA基板上,與 相對應於F P GA基板上之C L B,被配置於相對之相同 本紙張尺度適用中國國家橾隼(CNS ) A4規格(210X297公釐) J--------I、裝------訂 I------ (請先閲讀背面之注意事項再填寫本頁) -25 - 經濟部中央標準局員工消費合作社印製 A7 __B7___五、發明説明(23 ) 位置。此種變換情形保證在MP G A設備中,有相同之時 鐘信號歪曲率’其與F P GA設備中相對應的那些是相同 的,因此’於MP GA設備之網路水平中,確定其在重組 邏輯中有相同的功能。於MP GA淨表列之軟式C L B連 接描述中所示的每個軟式I 0B,其程式在MP GA設備 網路水平之軟式C L B s的輸入和輸出璋間,產生一個被 實際之金屬連接所定義X,Y範圍的座標。藉由計算整組 座標數據之程序被應用於I 0B之I 0B位置(如接腳號 碼2 1 )和偏移參數,將F P GA基板邊邊之接腳數目轉 換成對應於MPGA基板邊緣之整組X,γ的空間座標。 此一對一之座標的轉換作業,是如圖1 2之圖示說明,其 亦爲臨界的被確認在每個軟式I0B於MPGA基板上, 其與相對應於F P GA基板上之I Ο B,被配置於相對之 相同位置。藉著維持整個轉換作業的情況,確認MP GA 設備之(輸入/輸出)信號延遲,是與發生在F P G A設 備相對應的那些相同》 A時鐘信號分佈樹狀描述之每個驅動器,其佈局和佈 線的程式,產生一個以X和Y爲範圍的座標,以確定其實 際之時鐘驅動器的佈線和每個Μ P G A淨表列中所描述軟 式C L B s和C L B負載之時鐘驅動器所延伸的金屬化時 鐘分佈分支。藉由每個時鐘驅動器和分佈分支所計算之整 組座標數據的程序被應用於驅動器名稱和實驗決定的偏移 參數,將F P GA基板上之每個時鐘驅動器的位置,轉換 成MPGA基板邊緣相關之X、Y的空間座檫。同樣使用 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家樣準(CNS ) A4规格(210X297公釐) 經濟部中央標準局員工消費合作社印製 A7 _B7_五、發明説明(24 ) 驅動器名稱和偏移參數的程序,將F P GA基板上之A時 鐘信號分佈樹狀分支的位置,轉換成MP G A基板上相關 之X、Y的空間座標。此亦是一對一之座標的轉換作業, 其亦爲爲重要的去確認每個時鐘驅動器和與其結合之時鐘 脈衝分佈分支,是配置於MP GA基板上相對之相同位置 ,其與F P G A基板上相對應之時鐘驅動器和其結合之時 鐘脈衝分佈分支相同。 G時鐘信號分佈樹狀描述之每個驅動器,其佈局和佈 線的程式,產生一個以X和Y爲範圍的座標,以確定其實 際之時鐘驅動器的佈線和每個在MP GA淨表列中所描述 軟式C L B s和C L B負載之時鐘驅動器所延伸的金屬化 時鐘分佈分支。藉由每個時鐘驅動器和分佈分支所計算之 整組座標數據的程序被應用於驅動器名稱和實驗決定的偏 移參數,將F P GA基板上之每個時鐘驅動器的位置,轉 換成MP GA基板邊緣相關之X、Y的空間座標。同樣使 用驅動器名稱和偏移參數的程序,將F P G A基板上之G 時鐘信號分佈樹狀分支的位置,轉換成Μ P G A基板上相 關之X、Y的空間座標。此亦是一對一之座標的轉換作業 ,其亦爲重要的去確認每個時鐘驅動器和與其結合之時鐘 脈衝分佈分支,是配置於IvIP GA基板上相對之相同位置 ’其與F P G A基板上相對應之時鐘驅動器和其結合之時 鐘脈衝分佈分支相同。藉著維持整個轉換作業的情況,確 認在MP GA設備之時鐘信號延伸,是與發生在F P GA 設備相對應的那些相同。 本紙張尺度適用中國國家橾準(CNS ) A4规格(210X297公釐) -I i - ί- ^^^1 n m ^ nn n (· (請先閲讀背面之注意事項再填寫本頁) -27 - 經濟部中央標準局員工消費合作社印裝 A7 B7五、發明説明(25 ) 通用重設信號分佈樹狀描述之每個驅動器,其佈局和 佈線的程式,產生一個以X和Y爲範圍的座標,以確定其 實際之時鐘驅動器的佈線和每個在Μ P G A淨表列中所描 述軟式C L B s和C L B免載之時鐘驅動器所延伸的金屬 化時鐘分佈分支。藉由每個時鐘驅動器和分佈分支所計算 之整組座標數據的程序被應用於驅動器名稱和實驗決定的 偏移參數,將F P G A基板上之每個驅動器的位置,轉換 成MPGA基板邊緣相關之X、Y的空間座標。同樣使用 驅動器名稱和偏移參數的程序,將F P GA基板上之通用 重設信號分佈樹狀分支的位置,轉換成MP GA基板上相 關之X、Y的空間座標。此亦爲一對一之座標之轉換作業 ,其亦爲有助益的去確認每個驅動器和與其相結合之信號 分佈分支,是配置於MP GA基板上相對之相同位置,其 與配置於F P G A基板上相對應之驅動器和其結合之信號 分佈分支相同。因爲大多數通用重設機構是在非同時性下 操作,對於MP GA設備中所需時鐘信號之相同程度,以 控制重設信號是不必要的。然而,如此發明中,使用多個 驅動器之重設信號分佈樹狀,是較佳於習知技藝設備中, 所使用之單一重設信號驅動區和隨機重設信號佈線網路。 維持整個轉換作業的上述情況,確認MP GA設備之 時鐘延遲,是與發生在F P GA設備相對應的那些相同。 所有在上述佈局和佈線步驟期間產生的座標資訊,是 儲存在由記憶體13之若干檔案組成所構成幾何資料庫。 基本上,這資料庫,準確地包含特定物體大小之充足的座 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) 裝.
、tT 經濟部中央標準局員工消費合作杜印装 A7 ___B7_五、發明説明(26 ) 標數據和預先處理MP GA基板所組成之某些金屬化副模 式的佈局。 如圓1 3 B方塊E中所示,此方法之下一個步驟,於 提供給系統3,內含在方塊E產生幾何數據庫檔案中的幾 何資訊。應用此幾何資訊,系統3產生用於預先處理 Μ P G A基板互相連接所組成之金屬化塗層的若干光石印 刷作業罩。總之,結合這些金屬塗層,預先處理MP G A ,· 基板之程式,在修正MP GA淨表列中,產生具有邏輯功 能特徵的MPGA設備。 在圖13 B方塊F中,此發明方法之最後步驟,讓系 統5使用方塊F所產生之光石印刷罩,以在預先處理之 MP GA基板上組成金屬塗層》如上所提,MP GA設備 中材料處理最後階設的結果,其功能是F P G A設備相同 的》 此發明亦藉著簡單地修正上述之下面方法,將 F P GA設備轉換成MP GA設備》 如圖1 3A方塊B中,此發明方法,是以MP S C程 式庫代替MP GA程式庫。此修正在MP S C淨表列中, 基本上與MP GA實施例一樣,有軟式C L B描述,軟式 I 0B描述和軟式I 0B蓮接性描述》除此之外, Μ P S C淨表列包括一個軟式C L B連接性描述,其在網 路水平不僅含有埠連接性資訊,亦在MP S C設備之一個 或多個副網路中含有埠連接性資訊。如圖13Α方塊C中 ,MP S C淨表列是以上述之方法來修正。圖1 3 B方塊 本紙張尺度適用中國國家揉準(CNS ) A4規格(2丨0X297公釐) I--------"裝-------"訂 L----- (請先閲讀背面之注意事項再填寫本頁) -29 - A7 B7 五、發明説明(27 ) D中之佈局和佈線時期,所有列入修正mp S C淨表列中 的結構’基本上是以與上述之方法相同,在MP S C基板 上爲佈局或爲佈線,以產生MP S C設備之幾何資料庫。 然後在方塊E中,幾何資料庫被用於產生預先定義之網路 的整組作業罩和MP S C設備之副網路水平。在方塊F中 ,這些作業罩被使用在MP S C基板上,充分的組成複合 之金屬塗層,以實質地確認MP S C設備與F P GA設備 / 功能上是相同的。 此發明所示之方法及裝置,將數位邏輯設計的 FP GA設備轉換成同類之數位邏輯設計的MP L C設備 是非常有用的。可是,此發明所說明之實施例的多種修正 ,對一般熟知此技術的人,將是可以了解的。所有這類的 修正和變動,如同被此發明所伴隨之申請專利範圍所 的,是被視爲在此發明領域和精神的範圍內° enn nv n HI (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局貝工消費合作社印裝 娜 準 橾 家 -國 國 中 用 逋 一釐 祕 9 2
Claims (1)
- 經濟部中央標準房負工消费合作社印製 gu曰修正I益r g8s___六、申請專利範圍 1 . 一種將數位邏輯設.計之可場程式閘陣列( F P GA )設備轉換成上述數位邏輯設計之可罩程式邏輯 單元(MPLC)設備的方法,上述步驟,包含: (a )用於達成上述F PGA設備,所選擇之 F PGA裝置和FPGA程式庫,上述FPGA裝置含有 基板的套裝組件,包括: 大多數可程式之輸入和輸出的介面方塊(I QB S ) ,每個擁有輸入和輸出埠,並與大多數上述套裝組件.上的 接腳一起運作,而可程式邏輯電路包含在其中, 大多數可程式配置邏輯方塊(CLBs),每個擁有 輸入和輸出埠,而可程式邏輯電路包含在其中, 大多數可程式互相連接開關,用於選擇上述C L B s 之輸入和輸出埠及上述I OB s之輸入和輸出埠間的互相 連接,並在備有第一組信號延遲之上述F P GA裝置中, 形成佈線信號的第一個信號網路; (b )產生F P GA淨表列給上述之F P GA設備, 上述高階之F P GA淨表列,包含:用於上述F P GA設 備中每個上述CLB的CLB描述,用於上述FPGA設 備中每個上述I 0B的I 0B描述,及在上述使用之 C L B s和上述使用之ί〇Β s的輸入和輸出埠間,建立 特定之互相連接的埠連接性規格,並由上述之多數可程式 互相連接的開關所完成,以在上述F P GA裝置中,形成 上述第一信號網路; (c )爲了達成上述之MP L C設備,使用選擇之 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) -31 經濟部中央標準房負工消费合作社印製 gu曰修正I益r g8s___六、申請專利範圍 1 . 一種將數位邏輯設.計之可場程式閘陣列( F P GA )設備轉換成上述數位邏輯設計之可罩程式邏輯 單元(MPLC)設備的方法,上述步驟,包含: (a )用於達成上述F PGA設備,所選擇之 F PGA裝置和FPGA程式庫,上述FPGA裝置含有 基板的套裝組件,包括: 大多數可程式之輸入和輸出的介面方塊(I QB S ) ,每個擁有輸入和輸出埠,並與大多數上述套裝組件.上的 接腳一起運作,而可程式邏輯電路包含在其中, 大多數可程式配置邏輯方塊(CLBs),每個擁有 輸入和輸出埠,而可程式邏輯電路包含在其中, 大多數可程式互相連接開關,用於選擇上述C L B s 之輸入和輸出埠及上述I OB s之輸入和輸出埠間的互相 連接,並在備有第一組信號延遲之上述F P GA裝置中, 形成佈線信號的第一個信號網路; (b )產生F P GA淨表列給上述之F P GA設備, 上述高階之F P GA淨表列,包含:用於上述F P GA設 備中每個上述CLB的CLB描述,用於上述FPGA設 備中每個上述I 0B的I 0B描述,及在上述使用之 C L B s和上述使用之ί〇Β s的輸入和輸出埠間,建立 特定之互相連接的埠連接性規格,並由上述之多數可程式 互相連接的開關所完成,以在上述F P GA裝置中,形成 上述第一信號網路; (c )爲了達成上述之MP L C設備,使用選擇之 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) -31 A8 B8 C8 _ _ D8 六、申請專利範圍 MP L C裝置和MP L C程式庫,上述之MP L C裝置, 包括含有基板的套裝組件,此基板至少有一個互相連接水 平和一系列邏輯單元,其可選擇地配置在上述互相連接水 平,以在上述之MP L C基板上,形成多數的軟式 CLB s和多數的軟式I 〇B s ,其中每個軟式CLB和 每個軟式I ◦ B,在至少一個互相連接水平擁有可互相連 接的輸入和輸出埠,其在上述Μ P G A基板被敷上可計算 之幾何的金屬塗層,並在上述之MP L C裝置中與第二組 信號延遲,形成佈線信號的第二信號網路,實際上,第二 信號網路與第一信號網路是一致的; (d )產生一個MP L C淨表列給上述MP L C設備 ,上述MPLC淨表列包括MPLC設備之高階資訊, MPLC設備含有: 在上述MP L C基板上,形成每個軟式C l B的軟式 C L B描述, 在MPGA淨表列指定之上述軟式CLB s中,指定 其輸入和輸出埠連接的軟式C L B連接性描述, 經濟部中央梂準局貞工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 在上述MP L C基板上’形成每個軟式I 〇 b的軟式 I Ο B描述,和 在上述MPLC淨表列指定之上述軟式I 〇B s中, 指定其輸入和輸出埠連接的軟式I Ο B連接描述, (e )在上述修正MP L C淨表列和上述MP L C程 式庫中,產生幾何式之資料庫,此資料庫含有: 在上述MP L C基板上的每個上述軟式c L B和每個 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐) ABCD 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 上述軟式I 0B,有指定實質佈局的幾何資訊,和 在上述MP L C基板上指定信號通路的幾何資訊,其 與上述軟式CLB連接性描述和上述軟式I0B連接性描 述一致,並互相連接CLB s和I OB s的輸入和輸出埠 ,如此在MP L C設備中充分地維持F P GA設備時,展 出其相對的信號延遲,因此在上述F P GA和MP L C設 備間,可確認其功能相同。 2 .如申請專利範圍第1項之方法,其中步驟( a ) 所述選擇之F P G A裝置,進一步含有: 被上述C L B s和I 0 B s使用以產生時鐘信號的時 鐘信號產生機構, 在上述C LB s和I OB s之時鐘信號中,爲了佈線 擁有第一個多數導電元件的時鐘信號分佈結構, 而在步驟(d )後之上述方法中,進一步含有: 藉著增加至上述MP L C淨表列產生一個修正的MP L C 淨表列,在上述MP L C基板上之時鐘信號產生機構的描 述和在上述MP L C基板上之時鐘信號分佈結構的描述; 而其中上述幾何資料庫在上述MP L C基板上,進一 步包含時鐘信號產生機構和重設信號產生機構之特定實質 佈局的幾何資訊,和同#地在上述MP L C基板上,進一 步含有時鐘信號分佈結構之特定佈線的幾何資訊》 3.如申請專利範圍第1項之方法,進一步在步驟( d )中,含有: 藉著增加至上述修正的MP L C淨表列,在上述 (請先閱讀背面之注意事項再填寫本頁) 裝_ 、1T 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公嫠) -33 - 經濟部中央標準局負工消費合作社印製 A8 B8 C8 D8六、申請專利範圍 FPGA裝置中的每個CLB的軟式CLB負載,不是用 於上述FPGA設備。 4. 如申請專利範圍第3項之方法,進一步含有: (f )使用上述幾何資料庫,在上述MP GA基板上 產生一組形成金靥塗層的光石印刷作業罩。 5. 如申請專利範圍第4項之方法,進一步含有·· (g )使用上述產生之一組光石印刷作業罩,在上述 ΜPGA基板上,組成金屬塗層。 6. 如申請專利範圍第1項之方法,其中上述 MPLC設備是可罩程式閘陣列(MPGA)設備,其中 上述MP L C裝置是MP GA裝置,而且上述MP L C程 式庫是MPGA程式庫。 7. 如申請專利範圍第1項之方法,其中上述 MPLC設備是可罩程式標準單元(MP SC)設備,而 其中上述MP L C裝置是MP S C裝置,而且上述 Μ P L C程式庫是Μ P S C程式庫。 8. 如申請專利範圍第2項之方法,在該處上述幾何 資料庫產生時,上述每個軟式C L Β,是在上述MP L C 基板上,被配置於實際的位置,其相對地與上述F P G A 基板上同一的CLB實瘵位置相同;其中每個軟式I OB ,是在上述MP L C基板上,被配置於實際的位置,其相 對地與上述F P GA基板上同一的I 0B實際位置相同: 其中每個在上述MP L C基板上的時鐘信號產生機構,是 在上述MP L C基板上,被配置於實際的位置,其相對地 (請先聞讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家揉隼(CNS) A4規格(210X297公釐〉 _ 34 - ABCD 經濟部中央標準局員工消费合作社印製 六、申請專利範圍 與上述F P GA基板上同一的時鐘信號產生機構實際位置 相同:而其中在上述MP L C基板上之時鐘信號分佈結構 的實際佈線,是沿著上述MP L C基板上之信號佈線被佈 線’其相對地與在上述F P GA基板上同一的時鐘分佈結 構的信號佈線相同。 9·一種將數位邏輯設計之可場程式閘陣列( F P G A )設備轉換成上述數位邏輯設計之可罩邏輯單元 (MPLC)設備的方法,上述步驟,包含: (a)用於達成上述FPGA設備,所選擇之 F P GA裝置和F P GA程式庫,上述F,P GA裝置含有 基板的套裝組件,包括: 大多數可程式之輸入和輸出的介面方塊(I OB s ) ,每個擁有輸入和輸出埠,並與大多數上述套裝組件上的 接腳一起運作,而可程式邏輯電路包含在其中, 大多數可程式配置的邏輯方塊(CLBs),每個攤 有輸入和输出埠,而可程式邏輯電路包含在其中, 大多數可程式互相連接開關,用於選擇上述C L B s 之輸入和输出埠及上述I OB s之輸入和輸出埠間的互相 連接,並在備有第一組信號延遲之上述F P GA裝置中’ 形成佈線信號的第一個搶號網路, 用於上述CLB s和I OB s所產生時鐘信號的時鐘 信號產生機構, 於上述CLB s和I OB s之時鐘信號中,擁有佈線 之第一個多數導電元件的時鐘信號分佈結構; 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ------l·—、、裝! (請先閱讀背面之注意事項耳填寫本耳j -訂' -35 - 經濟部中央梂準局貝工消費合作社印製 A8 B8 C8 D8 _六、申請專利範圍 (b )、產生F P GA淨表列給上述之F P GA設備’ 上述F P GA淨表列包含高階資訊,包括:用於上述 F P G A設備中之每個上述C L B和C L B描述,用於上 述FPGA設備中之每個上述I OB s的I 0B描述,及 在上述使用之CLB s和上述使用之I OB s的输入和輸 出埠間,建立特定之互相連接的埠連接性規格,並由上述 之多數可程式互相連接的開關所完成,以在上述FPGA 裝置中,形成第二信號網路: ^ (c )爲了達成上述之MP L C設備,使用選擇之 MP L C裝置和MP L C程式庫,上述之MP L C裝置, 包括含有基板的套裝組件,此基板至少有一個之互相連接 水平和一列邏輯單元,其可選擇地配置在上述之互相連接 水平,以在上述之MP L C基板上,形成多數的軟式C L Bs和多數的軟式I〇Bs ,其中每個軟式CLB和每個 軟式I Ο B,在至少一個互相連接水平上,擁有可互相連 接的輸入和輸出埠,其在上述之MPGA基板上,被敷上 計算之幾何的金屬塗層,以在上述之MP L C裝置中與第 二組信號延遲,形成佈線信號的第二信號網路,實際上, 上述第二信號網路與上述之第一信號網路是一致的; (d )產生一個Μθ L C淨表列給上述MP L C設備 ,上述Μ P L C淨表列,含有: 在上述MP L C基板上,形成每個軟式c L Β的軟式 C L Β描述, 在上述MP L C淨表列中指定之上述軟式c L B s中 本紙張尺度適用中國國家樑準(CNS ) Α4規格(210Χ297公釐) " ~ -36 - (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印裂 A8 B8 C8 D8六、申請專利範圍 ,指定其输入和輸出璋連接的軟式C L B連接描述,在上 述MP L C基板上,形成每個軟式I 0B的軟式I 0B描 述,和 在上述MPLC淨表列中指定之上述軟式I 〇B s中 ,指定其輸入和輸出埠之連接的軟式I0B連接描述; (e )藉著增加至上述MP L C淨表列產生一個修正 的MPLC淨表列, (1 )在上述FPGA裝置中之每個CLB的歇式 CLB負載,不是用於上述FPGA設備; (2 )位於上述MP L C基板上之時鐘信號產生機構 的描述,和 (3 )位於上述MP L C基板上之時鐘信號分佈結構 的描述; (f )使用上述修正之MP L C淨表列和上述之 MP L C程式庫,以產生幾何資料庫,含有: 上述MP L C基板上關於每個上述軟式C L B之實際 佈局,每個上述軟式I Ο B之實際佈局和上述時鐘信號產 生機構之實際佈局的幾何資訊,和 上述MP L C基板上指定之時鐘信號分佈結構和信號 通路的幾何資訊,其與_£述C L B s和I OB s的輸入和 輸出埠互相連接,並與上述軟式C L B連接描述和上述軟 式I 0B連接描述一致,其中上述MPLC基板上之上述 軟式CLBs,上述軟式IOBs和上述時鐘信號產生機 構的實際佈局,是與上述F P GA基板上之同一的軟式 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ------:--(,-'裝-- (請先聞讀背面之注意事項再填寫本頁) 訂- -37 - B8 C8 D8 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 CLB s —致的,同一的軟式I 〇Β s和同一的時鐘信號 .產生機構相同,如此在MP L C設備中充分地維持 FPGA設備時,展出其相對的信號和時鐘延遲,因此在 上述之F P G A和Μ P L C設備間’可確認其功能相同。 1 0 .如申請專利範圍第9項之方法,進一步包括: (g )使用上述幾何資料庫’在上述MP GA基板上 產生形成上述金屬塗層的光石印刷作業罩。 1 1 .如申請專利範圍第1 〇項之方法,進一步,含 有: (h )使用上述產生之整組光石印刷作業罩,並在上 述之MP GA基板上,形成上述金屬層塗層。 1 2 .如申請專利範圍第9項之方法,其中上述 MPLC設備是可罩程式閘陣列(MPGA)設備,而其 中上述MP L C裝置是MP GA裝置,而且上述MP L C 程式庫是MP GA程式庫。 1 3 .如申請專利範圍第9項之方法,其中上述 MP L C設備是可罩程式標準單元(MP S C )設備,而 其中上述MP L C裝置是MP S C裝置,而且上述 MPLC程式庫是MPSC程式庫》 1 4 . 一種以電腦虑基礎之系統,將數位邏輯設計的 可場程式閘陣列(FPGA)設備轉換成上述數位邏輯設 計的可罩程式邏輯單元(MP L C)設備,上述以電腦爲 基礎之系統,包括: ,儲存資訊之資訊儲存機構,包含用於達成上述 本蛾^尺度適用^國國家標率(CNS ) ( 2丨0X297公釐) 一 38 - " 1^, '裝 訂—J ^ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 A8 B8 C8 D8七、申請專利範圍 F P GA設備之F P GA裝置和F PGA程式庫的資訊代 表,上述F P GA裝置含有基板的套裝組件,包括: 大多數可程式輸入和輸出的介面方塊(I 〇B s :), 每個擁有输入和输出埠,並與大多數上述之套裝組件上的 接腳一起運作,而可程式之邏輯電路包含在其中, 大多數可程式配置的邏輯方塊(C L B s ),每個摘| 有輸入和輸出埠,而可程式之邏輯電路包含在其中, 大多數可程式互相連接開關,用於選擇上述C LB s 之輸入和輸出埠及上述I OB s之輸入和輸出埠間的互相 連接,並在上述F P GA基板上形成第一組信號網路,以 作爲具有有限數目信號延遲之F P G A裝置的佈線信號, 上述資訊儲存機構,進一步儲存用於實現上述 MP L C設備所選擇之MP L C裝置和MP L C程式庫的 資訊代表,上述MP L C裝置含有MP L C基板的套裝組 件,至少包含一個互相連接水平,且帶有一系列選擇地可 配置在上述至少一個互相連接水平的邏輯單元,並在上述 MP L C基板上,形成大多數軟式C L B s和大多數軟式 IOBs ,其中每個軟式CLBs和每個軟式IOB,在 至少一個互相連接水平上,擁有可互相連接的輸入和輸出 埠’其在上述MP G A塞板被敷上可計算之幾何的金靥塗 層’並在上述MP L C裝置中,與具有有限數目的信號延 遲’形成佈線信號的第二信號網路,實際上,上述第一信 號網路與上述之第二信號網路是一致上的, 程式資訊處理機構與上述資訊儲存機構一起運作,以 本紙張尺度適用中國國家梂準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) -39 - 經濟部中央標準局貝工消費合作社印製 A8 B8 C8 ______ D8六、申請專利範圍 產生用於上述FPGA裝置之上述FPGA設備之 F P GA淨表列的第—個數據結構,上述ρ p GA淨表列 含有高階餍次的資訊’包括:用於上述jT PGA設備中每 個上述CLB的CLB描述,用於上述FPGA設備中每 個上述I 0B和I 〇B描述,和在上述使用之CLB s和 上述使用之.1 OB s的輸入和输出埠間,建立指定之互相 連接的埠連接規格’並由上述多數可程式互相連接的開關 . / 所完成’以在上述F P GA裝置中,形成上述第一信號網 路, 上述程式資訊處理機構,進一步使用上述 MP L C裝置’產生上述MP L C設備之MP L C淨表列 的第二個資訊結構代表,上述MP L C淨表列含有高階的 資訊,包括: 在上述MP L C基板上,形成每個上述軟式C L B的 軟式C L B描述, (請先閱讀背面之注意事項再填寫本頁) 定 的 定 述, 指 B 指 上庫 , ο , 之料 s I S 正資 B ’ 式 B ’ 修何 L 述軟 ο 述於幾 C 描述 I 描用的 式接上 式接生庫 軟連個 軟連產式 述 B 每 述 B 步程 上 L 成 上 ο 一 C 之 C 形 之 I 進 L .定式, 定式 ,P 指軟上 指軟構 Μ 中的板 .中的機述: 列接基 列接理上有 表連 C 和表連處和含 淨之 L , 淨之訊列, C 埠 Ρ 述 C 埠資表庫 L 出 Μ 描 L 出式淨料 Ρ 輸述 Β Ρ 輸程,i C 資 Μ 和上 OM 和述 L 何 在入在 I 在入上 Ρ 幾 输 式 輸 Μ 述 其 軟 其 之上 本紙張尺度適用中國國家標準(CNS ) Α4規格(2丨0Χ297公釐) —40 - 經濟部中央梂準局貝工消費合作社印裝 A8 B8 C8 D8六、申請專利範圍 每個上述軟式C L B,每個上述軟式I Ο B和上述時 鐘信號產生機構之實際佈局的幾何資訊’和 在上述Μ P L C基板上指定信號通路之實際佈線的幾 何資訊,與上述CLB s和I 〇B s的输入和輸出埠互相 連接,並與上述軟式c L Β連接描述和上述軟式I ◦ Β連 接描述一致,如此在F P G Α設備之上述第一信號網路中 ,所展示的信號延遲,實際上是在上述設備之第二信號網 路中被維持著,因此在上述F P GA和MP L C設備間, 可確認其功能相同β 1 5 .如申請專利範圍第1 4項以電腦爲基礎之系統 ,其中上述FPGA裝置,進一步含有: 使用於上述CLBs和IOBs ,所產生時鐘信號的 時鐘信號產生機構;和 在上述CLB s和I OB s之時鐘信號中,擁有佈線 之第一多數導電元件的時鐘信號分佈結構; 用於上述CLBs和IOBs ,所產生重設信號的重 設信號產生機構;和 其中上述以電腦爲基礎的系統,進一步包含:將資訊 _添加給上述第二資訊結構的機構,以產生修正MP L C淨 表列,並進一步含有:在上述MP L C基板上之時鐘信號 產生機構的描述和在上述MP L C基板上之時鐘信號分佈 結構的描述; 上述程式資訊產生機構,使用上述修正之MP L C淨 表列和上述之MP L C程式庫,產生附加之幾何資訊和增 ------Γ.Υ *裝丨— (請先閲讀背面之注意事項再填寫本頁) :、ΤΓ 本紙張尺度適用中國國家標準(CNS ) Α4規格(2丨0X297公釐) -41 A8 B8 C8 D8 六、申請專利範圍 加上述附加之幾何資訊給上述幾何資料庫,上述附加之幾 何資訊,進一步在上述MP L C基板上,指定時鐘信號產 生機構的實際佈局,並且亦在上述MF L C基板上,指定 時鐘信號分佈結構的實際佈線。 1 6 .如申請專利範圍第1 5項以電腦爲基礎之系統 ,其中上述程式資訊處理機構,進一步含有:添加於上述 修正之MP L C淨表列的機構,並在上述F P GA裝置中 不是用於確認上雖F P GA設備之每個C L B的軟式C L B負載。 1 7 .如申請專利範圍第1 5項以電腦爲基礎之系統 ,進一步包括:使用幾何資料庫,產生一組光石印刷作業 罩的機構。 1 8 ·如申請專利範圍第1 7項以電腦爲基礎之系統 ’進一步包括:在上述之ΜPGA基板上產生形成上述金 靥塗層之一組光石印刷作業罩的機構。 經濟部中夬梯準局貝工消費合作社印製 (請先聞讀背面之注意事項再填寫本頁) 1 9 _如申請專利範圍第1 5項之電腦爲基礎之系統 ,其中上述MP L C設備是可罩程式閘陣列(MP GA) 設備,而且其中上述MP L C裝置是MP GA裝置,而且 上述MP L C程式庫是MP GA程式庫。 2 ◦.如申請專利範圍第1 5項以電腦爲基礎之系統 ,其中上述MP L C設備是可罩程式標準單元(MP S C )設備,而其中上述MPLC裝置是MPSC裝置,且上 述MP L C程式庫是MP S C程式庫。 本紙張尺度逋用中國國家標準(CNS ) A4規格(21〇X;297公釐)~~~ ' -- -42 -
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US17565893A | 1993-12-30 | 1993-12-30 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW396312B true TW396312B (en) | 2000-07-01 |
Family
ID=22641120
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW083103811A TW396312B (en) | 1993-12-30 | 1994-04-27 | Method and apparatus for converting field-programmable gate array implementations into mask-programmable logic cell implementations |
Country Status (4)
Country | Link |
---|---|
US (1) | US5526278A (zh) |
JP (1) | JP2614986B2 (zh) |
KR (1) | KR0148405B1 (zh) |
TW (1) | TW396312B (zh) |
Families Citing this family (51)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5752006A (en) * | 1996-01-31 | 1998-05-12 | Xilinx, Inc. | Configuration emulation of a programmable logic device |
US5815405A (en) * | 1996-03-12 | 1998-09-29 | Xilinx, Inc. | Method and apparatus for converting a programmable logic device representation of a circuit into a second representation of the circuit |
US5949983A (en) * | 1996-04-18 | 1999-09-07 | Xilinx, Inc. | Method to back annotate programmable logic device design files based on timing information of a target technology |
US5926035A (en) * | 1996-06-26 | 1999-07-20 | Cypress Semiconductor Corp. | Method and apparatus to generate mask programmable device |
US5943488A (en) * | 1996-06-26 | 1999-08-24 | Cypress Semiconductor Corp. | Method and apparatus to generate mask programmable device |
US5936868A (en) * | 1997-03-06 | 1999-08-10 | Harris Corporation | Method for converting an integrated circuit design for an upgraded process |
US5991523A (en) * | 1997-03-18 | 1999-11-23 | Xilinx, Inc. | Method and system for HDL global signal simulation and verification |
US6078735A (en) * | 1997-09-29 | 2000-06-20 | Xilinx, Inc. | System and method for generating memory initialization logic in a target device with memory initialization bits from a programmable logic device |
US6243849B1 (en) * | 1998-03-13 | 2001-06-05 | Lsi Logic Corporation | Method and apparatus for netlist filtering and cell placement |
US7389487B1 (en) * | 1998-04-28 | 2008-06-17 | Actel Corporation | Dedicated interface architecture for a hybrid integrated circuit |
US6492833B1 (en) * | 1998-04-30 | 2002-12-10 | Altera Corporation | Configurable memory design for masked programmable logic |
US6219819B1 (en) * | 1998-06-26 | 2001-04-17 | Xilinx, Inc. | Method for verifying timing in a hard-wired IC device modeled from an FPGA |
US6334169B1 (en) | 1998-09-30 | 2001-12-25 | International Business Machines Corporation | System and method for improved bitwrite capability in a field programmable memory array |
US6311316B1 (en) * | 1998-12-14 | 2001-10-30 | Clear Logic, Inc. | Designing integrated circuit gate arrays using programmable logic device bitstreams |
US6194912B1 (en) | 1999-03-11 | 2001-02-27 | Easic Corporation | Integrated circuit device |
US6331733B1 (en) | 1999-08-10 | 2001-12-18 | Easic Corporation | Semiconductor device |
US6245634B1 (en) | 1999-10-28 | 2001-06-12 | Easic Corporation | Method for design and manufacture of semiconductors |
US6236229B1 (en) | 1999-05-13 | 2001-05-22 | Easic Corporation | Integrated circuits which employ look up tables to provide highly efficient logic cells and logic functionalities |
US6453447B1 (en) * | 1999-08-19 | 2002-09-17 | Aeroflex Utmc Microelectronic Systems Inc. | Method for fabricating integrated circuits |
DE60003847T2 (de) * | 1999-11-29 | 2004-05-27 | Cellot Inc. | Universelle vorrichtung sowie verfahren und werkzeuge zu ihrer verwendung |
US7185293B1 (en) | 1999-11-29 | 2007-02-27 | Cellot, Inc. | Universal hardware device and method and tools for use therewith |
US6756811B2 (en) | 2000-03-10 | 2004-06-29 | Easic Corporation | Customizable and programmable cell array |
US6331790B1 (en) | 2000-03-10 | 2001-12-18 | Easic Corporation | Customizable and programmable cell array |
US6629308B1 (en) * | 2000-07-13 | 2003-09-30 | Xilinx, Inc. | Method for managing database models for reduced programmable logic device components |
US6490707B1 (en) * | 2000-07-13 | 2002-12-03 | Xilinx, Inc. | Method for converting programmable logic devices into standard cell devices |
US6577158B2 (en) * | 2001-01-31 | 2003-06-10 | Stmicroelectronics, Inc. | Interconnect circuitry for implementing bit-swap functions in a field programmable gate array and method of operation |
US6742172B2 (en) * | 2002-03-29 | 2004-05-25 | Altera Corporation | Mask-programmable logic devices with programmable gate array sites |
WO2005001724A2 (en) * | 2003-06-23 | 2005-01-06 | Altera Corporation | Method for programming a mask-programmable logic device and device so programmed |
US6952813B1 (en) | 2003-07-30 | 2005-10-04 | Xilinx, Inc. | Method and apparatus for selecting programmable interconnects to reduce clock skew |
US7038490B1 (en) * | 2003-09-12 | 2006-05-02 | Lattice Semiconductor Corporation | Delay-matched ASIC conversion of a programmable logic device |
US6996795B2 (en) * | 2003-12-04 | 2006-02-07 | International Business Machines Corporation | Data processing in digital systems |
US7260807B2 (en) * | 2003-12-12 | 2007-08-21 | Synopsys, Inc. | Method and apparatus for designing an integrated circuit using a mask-programmable fabric |
US7100142B2 (en) * | 2004-04-07 | 2006-08-29 | Synopsys, Inc. | Method and apparatus for creating a mask-programmable architecture from standard cells |
US7707472B1 (en) | 2004-05-17 | 2010-04-27 | Altera Corporation | Method and apparatus for routing efficient built-in self test for on-chip circuit blocks |
US7278122B2 (en) * | 2004-06-24 | 2007-10-02 | Ftl Systems, Inc. | Hardware/software design tool and language specification mechanism enabling efficient technology retargeting and optimization |
US7243329B2 (en) * | 2004-07-02 | 2007-07-10 | Altera Corporation | Application-specific integrated circuit equivalents of programmable logic and associated methods |
US7373631B1 (en) * | 2004-08-11 | 2008-05-13 | Altera Corporation | Methods of producing application-specific integrated circuit equivalents of programmable logic |
US7401203B2 (en) * | 2004-09-14 | 2008-07-15 | International Business Machines Corporation | Method for wiring allocation and switch configuration in a multiprocessor environment |
US7620924B2 (en) * | 2005-03-14 | 2009-11-17 | Lsi Corporation | Base platforms with combined ASIC and FPGA features and process of using the same |
US7509602B2 (en) * | 2005-06-02 | 2009-03-24 | Eve S.A. | Compact processor element for a scalable digital logic verification and emulation system |
US7373630B1 (en) * | 2005-12-12 | 2008-05-13 | Altera Corporation | Methods for improved structured ASIC design |
US8161469B1 (en) * | 2005-12-13 | 2012-04-17 | Altera Corporation | Method and apparatus for comparing programmable logic device configurations |
US7800919B2 (en) * | 2006-03-24 | 2010-09-21 | Rockwell Automation Technologies, Inc. | Programmable routing module |
US8629006B2 (en) * | 2006-12-05 | 2014-01-14 | Agate Logic, Inc. | Hybrid integrated circuits and their methods of fabrication |
US20080252622A1 (en) * | 2007-04-16 | 2008-10-16 | Tpo Displays Corp. | Systems for displaying images and driving method thereof |
US8365111B2 (en) * | 2008-02-29 | 2013-01-29 | Et International, Inc. | Data driven logic simulation |
US8667437B2 (en) * | 2008-03-17 | 2014-03-04 | Xilinx, Inc. | Creating a standard cell circuit design from a programmable logic device circuit design |
US20090313413A1 (en) * | 2008-06-12 | 2009-12-17 | Yariv Aridor | method for wiring allocation and switch configuration in a multiprocessor environment |
US9762246B2 (en) | 2011-05-20 | 2017-09-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with a storage circuit having an oxide semiconductor |
CN109684653B (zh) * | 2017-10-19 | 2023-12-22 | 成都海存艾匹科技有限公司 | 含有可编程计算单元的可编程门阵列封装 |
CN112528583B (zh) * | 2020-12-18 | 2022-04-01 | 广东高云半导体科技股份有限公司 | 多线程综合方法及用于fpga开发的综合系统 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5329470A (en) * | 1988-12-02 | 1994-07-12 | Quickturn Systems, Inc. | Reconfigurable hardware emulation system |
US5109353A (en) * | 1988-12-02 | 1992-04-28 | Quickturn Systems, Incorporated | Apparatus for emulation of electronic hardware system |
US4978633A (en) * | 1989-08-22 | 1990-12-18 | Harris Corporation | Hierarchical variable die size gate array architecture |
US5189629A (en) * | 1990-06-06 | 1993-02-23 | Hughes Aircraft Company | Method of logic gate reduction in a logic gate array |
US5224056A (en) * | 1991-10-30 | 1993-06-29 | Xilinx, Inc. | Logic placement using positionally asymmetrical partitioning algorithm |
US5337255A (en) * | 1991-10-30 | 1994-08-09 | Xilinx, Inc. | Method for implementing set/reset synchronously or asynchronously in a programmable logic device |
US5349248A (en) * | 1992-09-03 | 1994-09-20 | Xilinx, Inc. | Adaptive programming method for antifuse technology |
-
1994
- 1994-04-27 TW TW083103811A patent/TW396312B/zh not_active IP Right Cessation
- 1994-12-22 JP JP6319769A patent/JP2614986B2/ja not_active Expired - Lifetime
- 1994-12-29 KR KR1019940040739A patent/KR0148405B1/ko not_active IP Right Cessation
-
1995
- 1995-06-20 US US08/492,604 patent/US5526278A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR950020224A (ko) | 1995-07-24 |
JPH07254019A (ja) | 1995-10-03 |
JP2614986B2 (ja) | 1997-05-28 |
KR0148405B1 (ko) | 1998-11-16 |
US5526278A (en) | 1996-06-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW396312B (en) | Method and apparatus for converting field-programmable gate array implementations into mask-programmable logic cell implementations | |
US5604680A (en) | Virtual interface representation of hierarchical symbolic layouts | |
US5754826A (en) | CAD and simulation system for targeting IC designs to multiple fabrication processes | |
US6735742B2 (en) | Method for optimizing a cell layout using parameterizable cells and cell configuration data | |
US5097422A (en) | Method and apparatus for designing integrated circuits | |
US5689432A (en) | Integrated circuit design and manufacturing method and an apparatus for designing an integrated circuit in accordance with the method | |
CA2308707C (en) | Polygon representation in an integrated circuit layout | |
JP3891599B2 (ja) | 集積回路レイアウト内への標準セルの自動挿入装置 | |
CN103093020B (zh) | 访问设计规则和设计特征库的方法和系统 | |
JPS59175749A (ja) | ゲ−トアレイ集積回路デバイスの製造方法 | |
KR100939786B1 (ko) | 제조능력을 위한 디자인 | |
CA2019903A1 (en) | Method of and apparatus for designing circuit block layout in integrated circuit | |
US6038385A (en) | Physical design automation system and process for designing integrated circuit chip using "chessboard" and "jiggle" optimization | |
JP4499781B2 (ja) | 電磁界強度算出方法、電磁界強度算出装置、制御プログラム | |
Lou et al. | Concurrent logic restructuring and placement for timing closure | |
US7721248B2 (en) | Circuit element function matching despite auto-generated dummy shapes | |
Keller et al. | A symbolic design system for integrated circuits | |
US11281834B1 (en) | Protection of high-level language simulation models | |
Das et al. | A Non-Slicing 3-D Floorplan Representation for Monolithic 3-D IC Design | |
US10817638B2 (en) | Method and apparatus for camouflaging an integrated circuit using virtual camouflage cells | |
JPH04299843A (ja) | 半導体集積回路のマスクレイアウト方法 | |
Mak et al. | On Constrained Pin-Mapping for FPGA–PCB Codesign | |
Cobley | The link from automated circuit design to fault testing | |
Jabri et al. | PIAF: A Combined KBS/Algorithmic Floorplanning System | |
Farlow | Machine aids to the design of ceramic substrates containing integrated circuit chips |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |