JP2703224B2 - 半導体集積回路装置の機能ブロツク自動生成方法 - Google Patents
半導体集積回路装置の機能ブロツク自動生成方法Info
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- JP2703224B2 JP2703224B2 JP62055355A JP5535587A JP2703224B2 JP 2703224 B2 JP2703224 B2 JP 2703224B2 JP 62055355 A JP62055355 A JP 62055355A JP 5535587 A JP5535587 A JP 5535587A JP 2703224 B2 JP2703224 B2 JP 2703224B2
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- Japan
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- basic cell
- cell
- coordinates
- integrated circuit
- semiconductor integrated
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体集積回路におけるRAM/ROM/PLA等の比
較的規則構造を有する機能ブロックを効率よく自動生成
する方法に係る。 （従来の技術） 近年、標準セル方式によるカスタムLSIの開発が急速
に発展しつつあり、ユーザの多様な要求に応じて、同一
チップ内にRAM/ROM/PLA等の機能ブロックを搭載するケ
ースが増えてきている。 しかし、ユーザの要求する仕様に合ったこれらのブロ
ックを人手により設計するのでは、その設計と検証に時
間がかかりすぎ、標準セル方式の特長である“開発期間
の短縮化”が生かせない。 そこで、これらのブロックを、数少ないパラメータ
（たとえばワード数、ビット数）を与えるだけで、しか
も人手に近い集積度で自動生成する方法が望まれる。 これを解決するひとつの方法として考案されたのが、
人手設計された何種類かの矩形基本セルをアレイ状に水
平／垂直方向に敷き詰めて所望の回路を構成する方法で
ある。 この様な方法では、第２図のような基本セルの配置の
仕方を何等かのプログラム言語で記述し、それを実行さ
せることが多い。 しかし、従来の方法では、基本セルの配置の仕方を第
３図の如く絶対座標に基づいた記述により行っており、
各基本セルの大きさ等がデザインルールにより変化した
場合は、始めからこの記述を書き直さねばならないとい
う不都合が生ずる。 （発明が解決しようとする問題点） 本発明は、この様な問題点に鑑みてなされたもので、
プログラムによる基本セルの配置を絶対座標を陽には用
いない記述法で行えるようにした機能ブロックの自動生
成方法を提供することを目的とする。 ［発明の構成］ （問題点を解決するための手段） 本発明は、この目的を達成するため、基本の配置方法
に一定のルールを設け、第１図に例示するようにプログ
ラムする際、セル配置に関し、絶対座標を陽に用いなく
ても自動生成できることを特徴とする。 （作 用） 第１図のような記述を用いることにより、第２図のよ
うな構成のブロックを第３図に比べ簡潔に記述できるだ
けでなく、上でも述べたように数値による絶対座標を用
いていないため、第４図のように基本セルの相対配置が
同じであるが絶対座標が異なる場合でも、全く同一の記
述を利用できるという特徴がある。一方、これを従来の
ような第３図のような方法で記述しようとする、各セル
を配置すべき座標を新たに指定しなおさなければならな
い。 （実施例） 以下、第２図、第１図を参照して本発明の実施例を説
明する。 本発明では、基本セルの配置に関し、一定のルールを
設ける。ここで、各セルの原点は左下にあると仮定す
る。また、各セルの大きさは基本セルライブラリに格納
されており、あらかじめ大きさが分かっているものとす
る。セル配置に関しては、Ｘ方向に左から右へ、Ｙ方向
に下から上へ順次隣接して配置することを、ルールとす
る。第２図の例では、Ａ、Ｂ、Ｃ、の順に一つの行を形
成し、Ｄ、Ｅでその上に別の行を形成する。 そして、本発明の特徴は、プログラム内部にポインタ
を持たせ、そのポインタのある位置に各セルの原点が来
るように配置する。また、セルを第１図のようにput−c
ell（）；ステートメントにより、配置すると、該ポイ
ンタが自動的に先ほど置いたセルのＸ方向の長さ分だけ
移動し、次に置かれるセルの原点を指定するようにす
る。第１図の例では、put−cell（Ａ）；によりセルＡ
が（0,0）に置かれるとともに、ポインタが自動的に（1
00,0）に移動し、次のセルＢが置かれるべき原点にセッ
トされる。 この様にして、Ｘ方向に左から右へセルをおいていっ
たのち、今度は、end−row（）；ステートメントによ
り、ポインタは自動的にＸ座標は０で、Ｙ座標はセルＡ
の高さ分つまり50だけ増し、（0,50）にセットされる。
そして、次のステートメントput−cell（Ｄ）；によ
り、今度はセルＤがその位置に置かれる。この様にすれ
ば、相対配置が同一であれば、どのような大きさのセル
を用いようと、同一の記述で済ませることができる。 その他、このルールは、本発明の要旨を逸脱しない範
囲で種々変形して考えることができる。例えば、セル配
置のルールを右から左へ、また上から下への配置方式も
もちろん可能である。ただし、その際は、適宜セルの原
点を定義する必要がある。また、記述に階層性を持たせ
れば、より大規模な回路を効率良く記述できる。 ［発明の効果］ 本発明に従う第１図で示されるようなセル配置法を行
えば、第２図と第４図のように相対的な位置関係が同じ
場合は、まったく同一の記述が使用でき、デザインルー
ル／セルサイズ等の変化に対しても柔軟性のあるブロッ
ク自動生成が可能となる。 一方、従来の方法のように数値による絶対座標を用い
る方法では、第２図の場合には第３図のような絶対座標
を陽に含む記述をしなければならないし、また第４図の
場合は第５図のような記述にし直さなければならない。 以上のことから、本発明の方法による効果が顕著に分
かる。
較的規則構造を有する機能ブロックを効率よく自動生成
する方法に係る。 （従来の技術） 近年、標準セル方式によるカスタムLSIの開発が急速
に発展しつつあり、ユーザの多様な要求に応じて、同一
チップ内にRAM/ROM/PLA等の機能ブロックを搭載するケ
ースが増えてきている。 しかし、ユーザの要求する仕様に合ったこれらのブロ
ックを人手により設計するのでは、その設計と検証に時
間がかかりすぎ、標準セル方式の特長である“開発期間
の短縮化”が生かせない。 そこで、これらのブロックを、数少ないパラメータ
（たとえばワード数、ビット数）を与えるだけで、しか
も人手に近い集積度で自動生成する方法が望まれる。 これを解決するひとつの方法として考案されたのが、
人手設計された何種類かの矩形基本セルをアレイ状に水
平／垂直方向に敷き詰めて所望の回路を構成する方法で
ある。 この様な方法では、第２図のような基本セルの配置の
仕方を何等かのプログラム言語で記述し、それを実行さ
せることが多い。 しかし、従来の方法では、基本セルの配置の仕方を第
３図の如く絶対座標に基づいた記述により行っており、
各基本セルの大きさ等がデザインルールにより変化した
場合は、始めからこの記述を書き直さねばならないとい
う不都合が生ずる。 （発明が解決しようとする問題点） 本発明は、この様な問題点に鑑みてなされたもので、
プログラムによる基本セルの配置を絶対座標を陽には用
いない記述法で行えるようにした機能ブロックの自動生
成方法を提供することを目的とする。 ［発明の構成］ （問題点を解決するための手段） 本発明は、この目的を達成するため、基本の配置方法
に一定のルールを設け、第１図に例示するようにプログ
ラムする際、セル配置に関し、絶対座標を陽に用いなく
ても自動生成できることを特徴とする。 （作 用） 第１図のような記述を用いることにより、第２図のよ
うな構成のブロックを第３図に比べ簡潔に記述できるだ
けでなく、上でも述べたように数値による絶対座標を用
いていないため、第４図のように基本セルの相対配置が
同じであるが絶対座標が異なる場合でも、全く同一の記
述を利用できるという特徴がある。一方、これを従来の
ような第３図のような方法で記述しようとする、各セル
を配置すべき座標を新たに指定しなおさなければならな
い。 （実施例） 以下、第２図、第１図を参照して本発明の実施例を説
明する。 本発明では、基本セルの配置に関し、一定のルールを
設ける。ここで、各セルの原点は左下にあると仮定す
る。また、各セルの大きさは基本セルライブラリに格納
されており、あらかじめ大きさが分かっているものとす
る。セル配置に関しては、Ｘ方向に左から右へ、Ｙ方向
に下から上へ順次隣接して配置することを、ルールとす
る。第２図の例では、Ａ、Ｂ、Ｃ、の順に一つの行を形
成し、Ｄ、Ｅでその上に別の行を形成する。 そして、本発明の特徴は、プログラム内部にポインタ
を持たせ、そのポインタのある位置に各セルの原点が来
るように配置する。また、セルを第１図のようにput−c
ell（）；ステートメントにより、配置すると、該ポイ
ンタが自動的に先ほど置いたセルのＸ方向の長さ分だけ
移動し、次に置かれるセルの原点を指定するようにす
る。第１図の例では、put−cell（Ａ）；によりセルＡ
が（0,0）に置かれるとともに、ポインタが自動的に（1
00,0）に移動し、次のセルＢが置かれるべき原点にセッ
トされる。 この様にして、Ｘ方向に左から右へセルをおいていっ
たのち、今度は、end−row（）；ステートメントによ
り、ポインタは自動的にＸ座標は０で、Ｙ座標はセルＡ
の高さ分つまり50だけ増し、（0,50）にセットされる。
そして、次のステートメントput−cell（Ｄ）；によ
り、今度はセルＤがその位置に置かれる。この様にすれ
ば、相対配置が同一であれば、どのような大きさのセル
を用いようと、同一の記述で済ませることができる。 その他、このルールは、本発明の要旨を逸脱しない範
囲で種々変形して考えることができる。例えば、セル配
置のルールを右から左へ、また上から下への配置方式も
もちろん可能である。ただし、その際は、適宜セルの原
点を定義する必要がある。また、記述に階層性を持たせ
れば、より大規模な回路を効率良く記述できる。 ［発明の効果］ 本発明に従う第１図で示されるようなセル配置法を行
えば、第２図と第４図のように相対的な位置関係が同じ
場合は、まったく同一の記述が使用でき、デザインルー
ル／セルサイズ等の変化に対しても柔軟性のあるブロッ
ク自動生成が可能となる。 一方、従来の方法のように数値による絶対座標を用い
る方法では、第２図の場合には第３図のような絶対座標
を陽に含む記述をしなければならないし、また第４図の
場合は第５図のような記述にし直さなければならない。 以上のことから、本発明の方法による効果が顕著に分
かる。
【図面の簡単な説明】
第１図は本発明に係る第２図に対応するセル配置記述法
の一実施例の図、第２図は本発明が対象とする機能ブロ
ック内部のセル配置例の図、第３図は第２図のセル配置
を従来の方法で記述した例の図、第４図は第２図と構成
セルの相対配置は同じであるが、各セルサイズが異なる
場合のセル配置例の図、第５図は第４図に対応する従来
法によるセル配置の記述例の図である。
の一実施例の図、第２図は本発明が対象とする機能ブロ
ック内部のセル配置例の図、第３図は第２図のセル配置
を従来の方法で記述した例の図、第４図は第２図と構成
セルの相対配置は同じであるが、各セルサイズが異なる
場合のセル配置例の図、第５図は第４図に対応する従来
法によるセル配置の記述例の図である。
Claims (1)
- (57)【特許請求の範囲】 １．所定の幅を有する矩形の第１及び第２基本セルを含
む複数の基本セルが配列された機能ブロックを自動生成
するにあたり、 任意の第１座標に対応する位置に前記第１基本セルを配
置する第１ステップと、 前記第１座標から前記幅に相当する距離だけ前記幅方向
に離間した第２座標を算出する第２ステップと、 前記第２座標に対応する位置に前記第２基本セルを配置
する第３ステップと を有することを特徴とする半導体集積回路装置の機能ブ
ロック自動生成方法。 ２．前記第１ステップにおいては前記第１基本セルの一
つの頂点が前記第１座標に対応する位置に来るように配
置され、前記第３ステップにおいては前記第２基本セル
の一つの頂点が前記第２座標に対応する位置に来るよう
に配置される事を特徴とする特許請求の範囲第１項記載
の半導体集積回路装置の機能ブロック自動生成方法。 ３．前記第１基本セルは所定の高さを有し、前記第１座
標から前記高さに相当する距離だけ前記高さ方向に離間
した第３座標を算出する第４ステップと、 前記第３座標に対応する位置に矩形の第３基本セルを配
置する第５ステップと をさらに有することを特徴とする特許請求の範囲第１項
記載の半導体集積回路装置の機能ブロック自動生成方
法。 ４．前記第１ステップにおいては前記第１基本セルの一
つの頂点が前記第１座標に対応する位置に来るように配
置され、前記第３ステップにおいては前記第２基本セル
の一つの頂点が前記第２座標に対応する位置に来るよう
に配置され、前記第５ステップにおいては前記第３基本
セルの一つの頂点が前記第３座標に対応する位置に来る
ように配置される事を特徴とする特許請求の範囲第１項
記載の半導体集積回路装置の機能ブロック自動生成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055355A JP2703224B2 (ja) | 1987-03-12 | 1987-03-12 | 半導体集積回路装置の機能ブロツク自動生成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055355A JP2703224B2 (ja) | 1987-03-12 | 1987-03-12 | 半導体集積回路装置の機能ブロツク自動生成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63224237A JPS63224237A (ja) | 1988-09-19 |
| JP2703224B2 true JP2703224B2 (ja) | 1998-01-26 |
Family
ID=12996190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62055355A Expired - Lifetime JP2703224B2 (ja) | 1987-03-12 | 1987-03-12 | 半導体集積回路装置の機能ブロツク自動生成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2703224B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3102365B2 (ja) | 1996-12-12 | 2000-10-23 | 日本電気株式会社 | 配置配線方法 |
| JP2007043049A (ja) * | 2004-12-20 | 2007-02-15 | Matsushita Electric Ind Co Ltd | セル、スタンダードセル、スタンダードセル配置方法、スタンダードセルライブラリ、ならびに半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60208844A (ja) * | 1984-04-02 | 1985-10-21 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1987
- 1987-03-12 JP JP62055355A patent/JP2703224B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63224237A (ja) | 1988-09-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |