JPH02161754A - ビルディングブロック方式の半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はビルディングブロック方式の半導体集積回路、
特に配線の簡易化と配線領域の縮少化に関する。

〔従来の技術〕

近年、回路の大規模化により、このビルディングブロッ
ク方式による半導体集積回路の分野にもＣＡＤ　（コン
ピュータ・エイデツド・デザイン）が導入され、配線は
計’ｍｓで行なわれることが一般である。

従来、２層金属配線構造を有するビルディングブロック
方式の半導体ａ！積回路は、第５図の論理ブロック（セ
ル）のレイアウトパターン図に示すように、入力信号は
ポリシリコンでセルの上下のふちに導入し、セル内の配
線は第１ＪＩ目（”Ｆ　居）金属配線で行ない、出力は
第２層目（上層）金属配線でセルの上下のふちに導出す
るのが一般的である。またセル間の配線は第６図に示す
ようにセルのふちに端子を設け、この端子間をセル列間
に設けた配線チャネル（配線領域）内で配線するという
方法をとっていた。

〔発明が解決しようとする課題〕

上述した従来のビルディングブロック方式の半導体４ｊ
！、積回路は、近隣したセル間を接続する場合にも、−
々配線チャネルに配線をひき出しておいてから配線をす
るので、配線領域の増大をまねいていた、さらに、スタ
ンダードセル方式でないときは、セルの高さが一定でな
いので、配線チャネルに凸凹が生じ、配線の効率が悪く
なり、また配線プログラムが複雑で処理時間が増大する
という欠点がある。

本発明の目的は、上記の欠点を除去し、配線の効率を向
上し、チップ面積を減少することのできる、ビルディン
グブロック方式の半導体集積回路を提供することにある
。

〔課題を解決するための手段〕

本発明では、論理ブロック列中の各論理ブロックの入力
および出力線を第１の層の金属配線で、論理ブロック上
を縦方向に貫通させ、同一列の各論理ブロックとの論理
接線を、横方向に第２の層の金属配線で可能なかぎり論
理ブロック上で行なうようにしている。なお、横方向・
縦方向は方向は任意にきめられ、互いに直交関係になる
方向とする。

〔作用〕 同一列の論理ブロック（セル）の入力線・出力線が、各
セル内で一方向（縦または横）に貫通し、同一列のセル
間の論理接続は入力線・出力線の方向と直角な方向（横
または縦）に、極力セル上でなされ、セル外側のセル列
１ｍの配線領域では、セル上でなされなかったものに限
られるので、配線領域は広くとる必要がなくなる。これ
により、チップ面積の減少が可濠になる。

〔実施例〕

以下、図面を参照して、本発明の実施例につき説明する
。なお以下では、コンタクトとは半導体素子の電極と配
線との接続部を、スルーホールとは第１層目配線と第２
層目配線との接続部をいうものとする 第１図は一実施例のセルのレイアウトパターン図で、論
理は入力（１）及び入力（２）が共に“Ｈ”の時のみ出
力が“Ｌ″となるＮＡＮＤである。上側のＮチャネルＭ
Ｏ３）ランジスタ（以下、Ｎトランジスタという）、下
側のＰチャネルＭＯ３）ランジスタ（以下、Ｐトランジ
スタ）は対向して配置され、ゲートポリシリコン４はＮ
トランジスタ、Ｐ）ランジスタの間で第１アルミニウム
配線（以下では第１アルミと略称する）２とコンタクト
６によって接続がとられる。入力（１）および入力（２
）及び出力は第１アルミ２で゛論理ブロックの縦方向を
貫通し、電源線Ｖｓｓ及びＶｃｃは第２アルミニウム配
線（以下では第２アルミと略称する）３で横方向に配線
しスルーホール７によって第１アルミ２を介し、さらに
コンタクト６によってＮ、Ｐトランジスタのソースに接
続される。Ｎ）ランジスタの出力拡散層５ａはコンタク
ト６によって第１アルミ２を介し、さらにスルーホール
７によって第２アルミ３に接続され、横方向に配線され
、スルーホール７によって出力線の第１アルミ２に接続
される。

この様にして作成されたセルを並べてセル間を論理接続
した配線を第２図に示す、セル内で使われている電源線
等の第２アルミ配線領域は、第２アルミ通過不可領域と
してあらかじめ設定しておく、配線はまず同一セル列を
接続することから行なう、これはセル列上を第２アルミ
で直線に配線３Ａで配線し、各セル内の入力又は出力の
第１アルミ２と接続すればよく、簡単な線分探索法（可
児賢二、川西　宏、船津重安著：超ＬＳＩＣＡＤの基礎
；第１版Ｐ。

１３０オ一ム社）で十分である。セル列上で配線できな
い配線は、従来例と同様にしてセル列間の配線チャネル
で配線３Ｂで行なえばよい。

セル列上をセル列と垂直方向に通過する配線については
、フィードスルーセルを設は第１アルミ２で配線すれば
よい、−数的にセルの配置の際に接続の強いセルは同一
セル列内でしかも近くに８かれるから、フィードスルー
セル挿入による面積増加より配線チャネル巾縮少による
面積減少の方がはるかに大きい。

次に、第２実施例について説ＩＪＩする。第２実施例は
第１実施例と同一の論理ブロックを形成するが、第３図
のセルのレイアラトノぐターン図に示すように、電源線
ＶＳＳ及びＶｃｃをセルの中央、横方向に第２アルミ３
で配線する点が異なっている。この様にして作成したセ
ルを並べてセル間を論理接続した一例を第４図に示す、
この場合、一つのセル列の電源線とその隣のセル列の電
源線の間の領域すべてが配線領域となり、もはや配線チ
ャネルという概念はなくなる。したがってこの実施例で
は、配線プログラムは簡略化され、またＰトランジスタ
・Ｎトランジスタ間の分離領域に電源線を通すことから
、この分離領域が有効に利用でき、さらにセル面積の縮
少化が可能である。

〔発明の効果〕

以上説明したように、本発明は、ビルディングブロック
方式の半導体集積回路において、セルの入力・出力信号
線を縦方向（横方向）に同一層金属配線でセルを貫通さ
せ、横方向（縦方向）に連なった同一セル列内のセル間
の論理接続を、入出力信号線の金属配線層とは異なる金
属配線層の配線をセル列上を横方向（縦方向）に通過さ
せて行なうことにより、配線領域を縮少し、ひいてはチ
ップ面積を小さくできる効果がある。

４、図面＋７）　Ｍ　ｌ　す説ＩＪＩ 第１図は本発明の第１実施例のセルレイアウトパターン
図、第２図は第１実施例のセル間配線の概略図、第３図
は第２実施例のセルレイアウトパターン図、：ＪＳＪ図
は第２実施例のセル間配線の概略図、第５図は従来例の
セルレイアウトパターン図、第６図は従来例のセル間配
線の概略図である。

１・・・セル外形、 ２・・・第１アルミ（第１アルミニウム配線）３・・・
第２アルミ（第２アルミニウム配線）３Ａ　、３Ｂ・・
・セル間配線、 ４・・・ポリシリコン、　５ａ・・・Ｎ膨拡散層、５ｂ
・・・Ｐ膨拡散層、　　６・・・コンタクト、７・・・
スルーホール。

特許出願人　　日本電気株式会社 代理人　弁理士　　　内　　　原　　　　汗第２図 一一一−１２？ルミ ０　　スルーホール 一一一一穿２アルミ ０　スルーホール 第４図 第６図 第５図 コンタクト スルーホール 暉÷ ）配縁稙ル

Claims (1)

1. 【特許請求の範囲】 複数個の論理ブロックを並べた列を複数列並置し、論理
   ブロック間を配線するビルディングブロック方式の半導
   体集積回路において、 各論理ブロックの入力および出力線を第１の層の金属配
   線で、論理ブロック上を縦方向に貫通させ、同一列の各
   論理ブロックとの論理接線を、横方向に第２の層の金属
   配線で可能なかぎり論理ブロック上で行なうことを特徴
   とするビルディングブロック方式の半導体集積回路。