JPH02222572A

JPH02222572A - 半導体集積回路装置

Info

Publication number: JPH02222572A
Application number: JP4471889A
Authority: JP
Inventors: Mikio Takuwa; 宅和　幹雄; Masahiro Kono; 政裕河野
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1989-02-23
Filing date: 1989-02-23
Publication date: 1990-09-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野〉本発明は、ゲート敷き詰め型のマスタースライス方式に
よって形成された半導体集積回路装置に関し、特に自動
配置配線設計を行うときにゲート使用率（基本セルや基
本セルを構成する基本素子の使用率）を高めてチップサ
イズの低減および集積度の向上を計った半導体集積回路
装置に関する。

〈従来の技術〉従来、マスタースライス方式として、基本セル列を行列
配置し、その基本セル列間に配線チャネルと呼ばれる配
線専用領域を設けたチャネル固定型のマスタースライス
方式が採用されている。然し、チャネル固定型のマスタ
ースライス方式においては、配線チャネルのスペースは
固定されているので、配線本数が少ない場合には配線チ
ャネルに無駄なスペースが生じるし、また配線チャネル
を必要としないメモリ等のメガセル等を使用する場合に
は、配線チャネル自体が不要になる。従って、このよう
な場合にはチャネル固定型のマスク−スライス方式を採
用すると、チップの利用率が低下する。

そこで、このような欠点を改善しメモリ等を効率良く配
置するために、特に配線専用領域を設けずにチップのほ
ぼ全面に基本セルをアレイ状（格子状）にに配列したゲ
ート敷き詰め型のマスタースライス方式が提案されてい
る。

以下、図面を参照してゲート敷き詰め型のマスタースラ
イス方式によって形成した半導体集積回路装置について
説明する。第３図〜第６図は従来の半導体集積回路装置
を説明するための図面であって、第３図は従来のゲート
敷き詰め型の半導体集積回路装置の部分図、第４図（ａ
）は基本セルの平面説明図、第４図（ハ）は基本セルの
回路図である。

第５図（ａ）および（ｂ）は、それぞれ第６図（ａ）に
示す４個のパワーインバータおよび第６図（ｂ）に示す
ＡＮＤ回路を、基本セルを用いて実現したマクロセルを
示す。

まず、基本セルについて説明する。第４図（ａ）と（ｂ
）に示すように、基本セル９は４個の基本素子であるト
ランジスタ９１．９２．９３および９４を有している。

そして、基本セル９は、ほぼ長方形形状であって矢印Ａ
の方向と、矢印Ａの方向に直角な矢印Ｂの方向とは、そ
れぞれ基本セル９の長辺ａの方向と、短辺すの方向とを
示している。

従来のゲート敷き詰め型の半導体集積回路装置のほぼ全
面には、第３図に示すように、複数個の基本セル９が縦
横に規則正しく格子状に配列されている。即ち、隣接し
た基本セル９の長辺ａの方向は上下方向（第３図上で上
下方向）に配列されており、且つ基本セル９の長辺ａ同
志が、また基本セル９の短辺す同志が対向するように配
列されている。換言すれば、基本セル９の短辺すが次に
述べる配線領域に面している。

いま、ある論理回路を実現するために配線を施す場合を
考えると、配線領域は基本セル列上に確保される。第３
図に示した例では、配線領域１６には基本セル９を２段
、配線領域１７には基本セル９を１段用いて配線領域が
形成されている。１５は複数のマクロセルが配置されて
いるマクロセル領域である。マクロセルは基本セル９を
集合し、要求される論理を作るように配線を施して論理
回路を実現したものである。第３図に示した矢印Ｘの方
向は１層メタル配線（下層メタル配線）の方向を、矢印
Ｙの方向は２層メタル配線（上層メタル配線）の方向を
示す。配線領域１６と１７は、それぞれ矢印Ｘの方向に
長手方向を、また矢印Ｙの方向に幅の方向を有している
。

次に、基本セル９を用いてマクロセルを形成した例につ
いて説明する。

第５図において、３および４はそれぞれＰＭＯＳ型のト
ランジスタ９１．９２の形成領域およびＮＨＯ２型のト
ランジスタ９３．９４の形成領域である。

５は１層メタル配線、２は２層メタル配線、８は電源配
線用１層メタル配線である。これらの配線は、コンタク
ト６によってトランジスタ９１．９２．９３および９４
の所定の導電層に接続されており、また１層メタル配線
５と２層メタル配線２とはスルーホール７において接続
されている。なお、第５図および第６図において、■、
Ｉ１、Ｉ２、Ｉ３および０は、それぞれ入力端および出
力端を示す。

２層メタル配線２は基本セル９の長辺ａと平行な方向に
、また１層メタル配線５は短辺すと平行な方向に配置さ
れている。各トランジスタのソースに簡単にコンタクト
をとることができるという理由で、各基本セル９に電源
を供給するための電源配線用メタル配線は、１層メタル
配線が用いられる。従って、電源配線用１層メタル配線
８は各トランジスタのソースの拡散領域上に配置されて
いる。

〈発明が解決しようとする課題〉しかしながら、上記した従来の半導体集積回路装置には
以下に述べる問題点がある。

第３図の例では１段の基本セル９上には１６本の１層配
線を配置できるようになっている。いま、配線領域１６
には１９本の配線要求があったとすると、配線領域とし
て基本セル２段分が確保されるため、１３本分（１６ｘ
２−１９）の１層配線のスペースが余ってしまう。同様
に、配線領域１７に７本の配線要求があったとすると、
９本分（１６−７）の１層配線のスペースが余る。特に
ゲート規模の小さい場合には、チャネル固定型の配線専
用領域の幅は、基本セルの長辺よりも短くなる場合が殆
どであり、このような場合には明らかにゲート敷き詰め
型方式が、チャネル固定型方式よりもゲート使用率が悪
くなる。また、ゲート規模の大きい領域でも、−個の基
本セル９上に配線することができるＩＮ配線の本数（上
記の１６本）のピッチで、換言すれば基本セル９の長辺
ａの長さのピッチで配線領域の幅が設定されるので、僅
か１本の１層配線を増加させる場合でも、配線領域の幅
を基本セル９の長辺ａの長さだけ増加させる必要が生じ
る場合がある。従って、そのような場合には、ゲート敷
き詰め型方式の方が、チャネル固定型方式よりチ・ンプ
の利用率が悪くなるという問題点があった。

また、基本セル９へ電源を供給する電源配線用１層メタ
ル配線８は、第５図に示すように、各基本セル９に対し
、ＰＭＯＳ　トランジスタ形成領域３とＮＭＯＳ　）ラ
ンジスタ形成領域４に一本ずつ配線しなければならず、
電源配線としてスペースを多くとるという欠点がある。

本発明は上記事情に鑑みて創案されたものであって、配
線領域の設定や電源配線の形成要領に工夫をこらすこと
により、上記問題点を解消し、ゲート使用率を高めてチ
ップサイズの低減および集積度の向上が可能なゲート敷
き詰め型の半導体集積回路装置を提供することを目的と
している。

〈課題を解決するための手段〉上記課題を解決するために、本発明の半導体集積回路装
置は、ほぼ長方形形状でありこの長方形の長辺同志およ
び短辺同志が対向するように格子状に配列された複数の
基本セルと、これら基本セル上に設定された配線領域と
を有するゲート敷き詰め型の半導体集積回路装置におい
て、前記配線領域の長手方向が前記長辺の方向と平行に
している。

そして、上層配線を基本セルの長辺と垂直な方向に配置
し、基本セルへの電源配線を上層配線によって行う。

また、電源配線を基本セルの長辺の方向で隣り合う基本
セル間に配置し、且つこれら基本セルにこの電源配線を
共用させることができる。

〈作用〉配線領域は、その長手方向が基本セルの長辺の方向と平
行になるように形成される。また、上層配線は基本セル
の長辺と垂直な方向に配置され、基本セルへの電源配線
は上層配線によって行う。

更に、電源配線は基本セルの長辺の方向で隣り合う基本
セル間に配置され、且つこれら基本セルがこの電源配線
を共用することができる。従って、ゲート使用率が向上
し、チップサイズが低減する。

〈実施例〉以下、図面を参照して本発明の一実施例を説明する。第
１図と第２図は本発明の一実施例を説明するための図面
であって、第１図はゲート敷き詰め型の半導体集積回路
装置の部分図であり、第２図（ａ）と（ｂ）は、それぞ
れ第６図（ａ）と（ｂ）に示す論理回路を基本セルを用
いて実現したマ“クロセルを示す。

従来と同等のものには、同一の符号を付して説明する。

本実施例の半導体集積回路装置に用いられる基本セルは
、第４図にて説明した基本セルと同一であるので説明を
省略する。

本実施例のゲート敷き詰め型の半導体集積回路装置は、
そのほぼ全面に、第１図に示すように、複数個の基本セ
ル９が縦横に規則正しく格子状に配列されている。即ち
、基本セル９の長辺ａの方向は左右方向（第１図上で左
右方向）に配列されており、且つ基本セル９の長辺ａ同
志が、また基本セル９の短辺す同志が対向するように配
列されている。換言すれば、基本セル９の長辺ａが次に
述べる配線領域に面している。

１１と１２は配線領域である。これら配線領域１１．１
２は、その長手方向が基本セル９の長辺ａの方向（第１
図の矢印Ｘの方向）に平行であるように設定されている
。そして、１層メタル配線（下層メタル配線）は矢印Ｘ
の方向に設けられる。配線領域１１．１２の幅の方向は
、基本セル９の短辺すの方向（第１図で矢印Ｙの方向）
に平行である。そして、２層メタル配線（上層メタル配
線）は矢印Ｙの方向、即ち基本セル９の長辺ａに垂直な
方向に設けられる。

配線領域１１．１２において、１段の基本セル９上には
４本の１層メタル配線を配置できるようになっている。

いま、配線領域１１に、従来の技術の説明において述べ
たと同様に、１９本の１層メタル配線の要求があったと
すると、配線領域１１は５段の基本セル９から構成され
るため、２０本の１層メタル配線を行うことができる。

従って、配線領域１１で余るのは１本分（４Ｘ５−１９
）の１層メタル配線のスペースのみである。同様に、配
線領域１２に７本の１層メタル配線の要求があったとす
ると、１本分（４Ｘ２−１）のみの１層メタル配線のス
ペースが余る。本実施例では、最悪の場合でも３本の１
層メタル配線のスペースが余るのみであるから、チップ
を有効に使用することができる。従って、このように、
配線領域の長手方向を基本セル９の長手方向と平行にな
るように配線領域を設定することによって、配線領域の
幅を、基本セル９の短辺の長さのピッチで設定できるの
で、ゲート敷き詰め型方式の方が、チャネル固定型方式
よりゲート使用率が悪くなるという問題点を解消するこ
とができた。

次に、基本セル９を用いてマクロセルを形成した例につ
いて説明する。第２図において、３および４はそれぞれ
ＰＭＯＳ型のトランジスタ９１．９２の形成領域および
ＮＭＯ５型のトランジスタ９３．９４の形成領域であり
、１．ＩＩ、Ｉ２、Ｉ３および０は、それぞれ入力端お
よび出力端を示す。

５は１層メタル配線、２は２層メタル配線であり、これ
らの配線は、コンタクト６によってトランジスタ９１．
９２．９３および９４の所定の導電層に接続されており
、また１層メタル配線５と２層メタル配線２とはスルー
ホール７において接続されている。２層メタル配線２は
基本セル９の短辺の方向と平行に配置されている。電源
配線用２層メタル配線１は、スルーホール７ａと１層メ
タル配線５とを介してトランジスタ９１．９２．９３お
よび９４のソースに接続されている。そして、この電源
配線用２層メタル配線１は、基本セル９の短辺す側の外
部に、この短辺すに対向するように配置されている。そ
して、基本セル９と、基本セル９の長辺ａの方向で基本
セル９に隣り合う基本セル（第２図では図示省略）との
間に、この電源配線用２層メタル配線が配置され、前記
の隣り合った両基本セルによって電源配線として共用さ
れている。

前記のように、配線領域１１．１２上では、基本セル９
の長辺ａと平行な方向に１層メタル配線５が配置され、
基本セル９の短辺すに平行な方向に２層メタル配線２が
配置されている。従って、マクロセル領域１０内におい
ても同様な配線領域を採用することが好ましい。特にマ
クロセル領域１０上を通過することが多い２層メタル配
線２は、従来のように基本セル９の長辺ａに平行に配置
すると、通過配線をブロックしてしまい、配線を迂回さ
せることになってゲート使用率を低下させてしまうが、
本実施例のような配線領域を設けて２層メタル配線２を
基本セル９の長辺ａと垂直な方向に配置すると、そのよ
うな問題を解消してゲート使用率を向上することができ
る。

更に、前記のように、互いに短辺すが対向するように隣
り合う基本セル９同志が、電源配線用２層メタル配線１
を共用しているから、従来に比べて、電源配線用メタル
配線の専有面積が減少してゲート使用率が向上する。

〈発明の効果〉以上説明したように、本発明のゲート敷き詰め型の半導
体集積回路装置においては、配線領域は、その長手方向
が基本セルの長辺の方向と平行になるように設定される
。また、上層配線を基本セルの長辺に垂直な方向に配置
し、基本セルへの電源配線は上層配線によって行うこと
ができる。更に、電源配線を基本セルの長辺の方向で隣
り合う基本セル間に配置し、且つこれら基本セルにこの
電源配線を共用させることができる。

故に、本発明のゲート敷き詰め型の半導体集積回路装置
においては、ゲート使用率が向上し、従ってチップサイ
ズの低減および集積度の向上が可能である。

【図面の簡単な説明】

第１図と第２図は本発明の一実施例を説明するための図
面であって、第１図はゲート敷き詰め型の半導体集積回
路装置の部分図であり、第２図（ａ）と（ロ）は、それ
ぞれ第６図（ａ）と０）に示す論理回路を基本セルを用
いて実現したマクロセルを示す。第３図〜第６図は従来の半導体集積回路装置を説明する
ための図面であって、第３図は従来のゲート敷き詰め型
の半導体集積回路装置の部分図、第４図（ａ）は基本セ
ルの平面説明図、第４図（ｂ）は基本セルの回路図であ
る。第５図（ａ）と（ロ）は、それぞれ第６図（ａ）と
（ロ）に示す論理回路を基本セルを用いて実現したマク
ロセルを示す。第６図（ａ）はパワーインバータ、第６
図（ｂ）はＡＮＤ回路である。９　・・・基本セル、１工、１２・・・配線領域、ａ・
・・長辺、ｂ　・・・短辺。特許出願人　　シャープ株式会社

Claims

【特許請求の範囲】

（１）ほぼ長方形形状でありこの長方形の長辺同志およ
び短辺同志が対向するように格子状に配列された複数の
基本セルと、これら基本セル上に設定された配線領域と
を有するゲート敷き詰め型の半導体集積回路装置におい
て、前記配線領域の長手方向が前記長辺の方向と平行で
あることを特徴とする半導体集積回路装置。
（２）前記長辺と垂直な方向に配置された上層配線と、
この上層配線による前記基本セルへの電源配線とを有す
る請求項１記載の半導体集積回路装置。
（３）前記電源配線を前記長辺の方向で隣り合う前記基
本セル間に配置し、且つこれら基本セルが前記電源配線
を共用している請求項１記載の半導体集積回路装置。