JPH03214647A - 集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、スタンダードセル方式の自動レイアウトに係
り、特にセル列間の配線領域（以下、チャネルという）
を有効に利用できるようにした集積回路装置に関するも
のである。

〔従来の技術〕

従来のスタンダードセル方式の自動レイアウトで作成さ
れた集積回路装置において用いられているセル列の配線
例を第４図に示している。この図において、（３１）は
集積回路装置基板、（３２）はセルの集合であるセル列
である。（３１ａＨ３１ｂＨ３１ｃ）はセル列を構成す
る基本セルである。（３３）は信号配線の走るチャネル
である。

第５図は前記チャネル（３３）の配線例を示している。

この図において、（３５）はチャネル（３３）の第１層
目の配線であって、複数本が一定のピッチ間隔（Ｄ）毎
に並列に設けられている。（３６）はチャネル（３３）
の第２層目の配線であって、前記第１層目の所定の配線
（３５）とコンタクｌ−（３７）によって接続されてい
る。

第６図は、第４図の例で用いられている２層アルミ配線
を用いたＣＭＯＳ基本セルの構造図である。この図にお
いて、（３８）はセルの外枠、（３９）（４０）はそれ
ぞれＰ−ｃｈ１Ｎ−ｃｈのトランジスタ領域を表す。（
４ｌ）は信号端子、（４２）は電源端子である。（４３
）は第２層目のアルミ配線を用いた信号配線、（４４）
は第１層目のアルミ配線を用いた電源配線である。

このような高さかー・定の基本セルを複数個並べてセル
列を形成し、電源配線はセルを並べるだけで自動的に配
線され、セル間の信号線の配線は基板（３１）上のチャ
ネル（３３）を用いてセルの信号端子間にイ言号配線を
施し、第４図のようにして集積回路装置を構成していた
。

〔発明が解決しようとする課題〕

このような高さが一定の基本セルを複数個並べてセル列
（３２）を形成し、かつ、複数個のセル列（３２）間の
信号端子（４ｌ）の間にチャネル（３３）上において配
線を施して構成する従来例の集積回路装置では、全ての
回路機能を一定の高さの基本セルで構成しているため、
小規模の回路機能、例えばインバータ、トランスファゲ
ートなどの基本セルにおけるトランジスタ領域面積の基
本セル面積全体に占める割合、つまり面積効率は約３０
％程度のものであった。

本発明は、上記のような問題点に鑑みてなされたもので
、小規模の回路機能を面積効率の劣る基本セルを使用す
ることなく、集積度の高い集積回路装置が得られるレイ
アウト方式を提供することを目的とするものである。

〔課題を解決するための手段〕

上記目的を達成するために本発明は、矩形状に形成され
た複数個の基本セルによって構成された複数個のセル列
を基板」二に並列状に配列すると共に、各セル列間の基
板部分に配線領域を形成する一方、各配線領域における
前記各セル列と並行する配線下の基板上において、前記
セル列と並行する配線上に入出力部を有すると共に前記
基本セルと同一機能を備えた回路が埋め込まれているこ
とを特徴とするものである。

〔作　　　用〕

本発明は、配線領域上のセル列と並行な配線下の集積回
路基板−１−に配線ピンチを変えることなく、小規模の
回路機能素子を埋め込んだ構成としているので、高さ制
約の無いチャネル−１二に回路機能素子を配置するため
、レイアウトの自由度が高く、しかも集積回路装置のチ
ップ面積の縮小にも寄与するものである。

〔実　施　例〕

以下、本発明の＝一実施例を図面に基づき詳細に説明す
る。第１図は．この実施例に係る集積回路装置のセルの
配置構造図である。この図において、（Ｉ１）は集積回
路装置基板、（１２）はセルの集合であるセル列である
。また、（１３ａ）（１３ｂ）（　１３ｃ）はセル列を
構成する基本セルである。（ｌ４）は信号配線の走る配
線領域（チャネル）である。（ｌ５）はチャネル（ｌ４
）上に埋め込まれた小規模の回路機能素子をシンボル図
で示している。第２図は従来例の第５図に示した垂直方
向の配線パターン上に配置したこの実施例における小規
模の回路機能素子のレイアウト・パターンを示している
。

第２図において、（ｌ６）はチャネル（１４）　Ｌ．の
第１層目の配線であって、複数本が一定のピッチ間隔（
Ｄ）毎に並列に設けられている。（ｌ７）はチャネル（
ｌ４）上の第２層目の配線であって、前記第１層目の各
配線（ｌ６）とコンタクト（ｌ８）によって接続されて
いる。（１９）（２０）はそれぞれＰ−ｃｈ，　Ｎ−ｃ
ｈのトラン−５− ジスタ領域、（２１）はポリシリコンを用いたゲート配
線である。

アルミ２層配線を用いたＣＭＯＳ集積回路においては、
チャネル（１４）の第１層目の配線（ｌ６）より下層の
領域は、従来のスタンダードセル方式の自動レイアウト
により作成された集積回路装置においては殆ど用いられ
ていない領域であり、自由にポリシリコンゲート配線や
トランジスタ領域を構成することができるフリースペー
スである。

次に、第２図に示した機能素子を構成する方法について
説明する。

まず、従来のスタンダードセル方式の自動レイアウトで
従来例の第４図に示すような集積回路装置を作成した後
、第４図の基本セル（３ｌｂ）のような面積効率の悪い
セルを用いているために、長さが他に比べて長く不揃い
になっているセル列（ｌ２）を通過する信号配線を抜き
出し、チャネル（ｌ４）上で前記信号線の内、セル列（
ｌ２）と並行な方向の第２層の配線部分（ｌ７）と、セ
ル列（ｌ２）と垂直な方向に交わる配線が引けるような
、前記セル列（ｌ２）と−６− 並行な方向の第２層の配線（ｌ７）の下のチャネル領域
を探し出し、第２図に示したような小規模の回路機能素
子を作り込み、長く不揃いになっているセル列中の基本
セルと置き換える。

前記回路素子の電源は、セル列（ｌ２）と垂直な方向に
引いた第１層目の配線（１Ｂ）がセル列（ｌ２）と交わ
る所に存在するセル列内部の基本セルを並べることによ
り作成されている電源配線から供給すればよい。

このようにすることにより、第１図に示すように、中央
のセル列（ｌ２）の垂直方向の幅が第３図に比べて縮小
されていることがわかる。なお、前述の基本セル（１３
ｂ）は回路機能を持たずチャネル間に配線を通すだけの
ために用いられる小面積のフィードスルーセルと呼ばれ
るものであり、その構造図を第３図に示す。この図にお
いて、（２２）はセル（１３ｂ）の外枠、（２３）は信
号端子、（２４）は電源端子である。また、（２５）は
第２層目のアルミ配線を用いた信号配線、（２Ｇ）は第
１層目のアルミ配線を用いた電源配線である。フィード
スルーセルを用いることにより、チャネル（１４）ｌ二
で配線を折曲げることなく、基本セル間を接続すること
ができるので、セル列と並行な配線の本数を減らすこと
ができ、結果として集積度の高い集積回路装置が得られ
る。

なお、本発明は、ビルディングブロック力式の自動レイ
アウトで作成された集積回路装置のブロック間配線にも
容易に適用できることは勿論である。

〔発明の効果〕

以上説明したように本発明によるときは、矩形状に形成
された複数個の基本セルによって構成された複数個のセ
ル列を基板−Ｆに並列状に配列すると共に、各セル列間
の基板部分に配線領域を形成する一方、各配線領域にお
ける前記各セル列と並行する配線■の基板」二において
、前記セル列と並行する配線．１−に入出力部を有する
と共に前記基本セルと同−機能を備えた回路が埋め込ま
れているものとしたので、チャネル上に埋め込まれた回
路としての小規模の回路機能素子およびトランジス夕領
域の面積効率の高い基本セルを用いてスタンダードセル
方式の自動レイアウトで集積回路装置を作成すれば、従
来の自動レイアウトシステムに簡単なアルゴリズムを付
加するだけで集積度の高い集積回路装置が得られ、その
実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例における集積回路装置のセル
の配置構造図、第２図はチャネル−１；に配置した本発
明の実施例における小規模の回路機能素子のレイアウト
・パターンを示す図、第３図はフィードスルーセルの構
造図、第４図は従来のスタンダードセル方式の自動レイ
アウトで作成された集積回路装置のセルの配置構造図、
第５図はチャネルの配線例を示す図、第６図は第４図の
例で用いられているＣＭＯＳの基本セルの構造図である
。 （１１）−・・基板、（　１　２　）　・・・セル列、
（１３ａ）（　１３ｂ）（１３ｃ）・・・基本セル、（
１４）・・・配線領域、（１５）・・・回路、（ＩＧ）
・・・第１層の配線、（１７）・・・第２層の配線。 −９− ２１１−

Claims (1)

【特許請求の範囲】
1. 矩形状に形成された複数個の基本セルによって構成され
   た複数個のセル列を基板上に並列状に配列すると共に、
   各セル列間の基板部分に配線領域を形成する一方、各配
   線領域における前記各セル列と並行する配線下の基板上
   において、前記セル列と並行する配線上に入出力部を有
   すると共に前記基本セルと同一機能を備えた回路が埋め
   込まれていることを特徴とする集積回路装置。