JPS6260235A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6260235A JPS6260235A JP19852185A JP19852185A JPS6260235A JP S6260235 A JPS6260235 A JP S6260235A JP 19852185 A JP19852185 A JP 19852185A JP 19852185 A JP19852185 A JP 19852185A JP S6260235 A JPS6260235 A JP S6260235A
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- Japan
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- wiring
- basic cell
- integrated circuit
- cell rows
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- Pending
Links
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- 239000002184 metal Substances 0.000 claims abstract description 12
- 229910052751 metal Inorganic materials 0.000 claims abstract description 12
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- 239000010931 gold Substances 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分骨〕
本発明は、半導体集積回路装置に係り、特にマスタース
ライス方式を採用した装置に関わるものである。
ライス方式を採用した装置に関わるものである。
マスタースライス方式の半導体集積回路装置は、予め複
数の素子からなる基本セルを半導体基板に多数作り込ん
でおき、配線層並びに接続穴を変更することにより所望
の回路動作を得ようとするもので、新たな機能の回路の
要望に対し、比較的簡単に対処出来る特徴を有している
。
数の素子からなる基本セルを半導体基板に多数作り込ん
でおき、配線層並びに接続穴を変更することにより所望
の回路動作を得ようとするもので、新たな機能の回路の
要望に対し、比較的簡単に対処出来る特徴を有している
。
すなわち、金属配線を形成する以前の工程により作成さ
れる半導体チップは、全ての機能回路に共通であるため
、上記方式を採用すると、開発期間の短縮、製造コスト
の低減が図れ、多品種少量生産を角面とする。
れる半導体チップは、全ての機能回路に共通であるため
、上記方式を採用すると、開発期間の短縮、製造コスト
の低減が図れ、多品種少量生産を角面とする。
マスタースライス方式によるゲートアレイ型大規模集積
回路装置の一般的な例を第３図に示す。
回路装置の一般的な例を第３図に示す。
すなわち、この半導体集積回路装置は、半導体チップ上
が、素子領域１１配線領域２、入出力端子並びに入出力
回路領域３に分けられている。
が、素子領域１１配線領域２、入出力端子並びに入出力
回路領域３に分けられている。
また、配線は通常２層金拠配線で行なわれ、横方向（水
平方向）と縦方向（垂直方向）の配線に各々別の層が割
りあてられる。さらに、素子領域は基本セルを縦方向に
並べたものを単位として、そねを（ｉｊ列か横方向に並
べたものを単位として、それを何列か横方向に等間隔に
配置して構成されている。
平方向）と縦方向（垂直方向）の配線に各々別の層が割
りあてられる。さらに、素子領域は基本セルを縦方向に
並べたものを単位として、そねを（ｉｊ列か横方向に並
べたものを単位として、それを何列か横方向に等間隔に
配置して構成されている。
また、論理ゲートは、１個又は２個以上の基本セルを縦
に並べたものに、所望の動作を笑現するための配線パタ
ーンを施すことによって実現されている。
に並べたものに、所望の動作を笑現するための配線パタ
ーンを施すことによって実現されている。
しかし、この方式では、大規模化に伴って、素子領域間
の配線本数が多くなると、配線領域の面積が増大し、チ
ップの集積度の低下を招く不都合があった。
の配線本数が多くなると、配線領域の面積が増大し、チ
ップの集積度の低下を招く不都合があった。
特に、基本セル列間の配線領域内の配線において、隣り
合う基本セル列の同−Ｙ座標に各々異なる信号が接続す
る端子が有る場合に、その端子に接続する幹線（配線領
域内の縦方向の配線の線分）をｖ置する位置に、通常上
下制約と呼ばれる、順序性の制約が生じ、自由度が減少
するために、配線領域の縦方向の配線トラック数が増加
し、従って配線領域の面積が増大し、チップの集積度の
低下を招く不都合があった。
合う基本セル列の同−Ｙ座標に各々異なる信号が接続す
る端子が有る場合に、その端子に接続する幹線（配線領
域内の縦方向の配線の線分）をｖ置する位置に、通常上
下制約と呼ばれる、順序性の制約が生じ、自由度が減少
するために、配線領域の縦方向の配線トラック数が増加
し、従って配線領域の面積が増大し、チップの集積度の
低下を招く不都合があった。
本発明は、上記事情を考慮してなされたもので、マスタ
ースライス方式によるゲートアレイ型大規模集積回路装
置を提供することを目的としている。
ースライス方式によるゲートアレイ型大規模集積回路装
置を提供することを目的としている。
本発明の骨子は、配線を２層金拠配線で行ない、原則と
して１層目の金属を縦方向に配線し、２７７層目金属を
横方向に配線することを前提条件とし、横方向の配線（
２層目の金属）のピッチ（配線線分の最小間隔）を隣接
するセル行毎に交互に配線ピッチの丁度半分だけずらし
、それを実現するために、隣接する基本セル列を交互に
配線ピッチの丁度半分だけ上下にずらして配置し、更に
、配線領域内で横方向の配線ピッチの丁度半分の間隔で
隣接する同信号の配線をＷ続するときは、縦方向にも横
方向と同じ配線層（２層目の金ｊｅｔ）を用いることで
ある。
して１層目の金属を縦方向に配線し、２７７層目金属を
横方向に配線することを前提条件とし、横方向の配線（
２層目の金属）のピッチ（配線線分の最小間隔）を隣接
するセル行毎に交互に配線ピッチの丁度半分だけずらし
、それを実現するために、隣接する基本セル列を交互に
配線ピッチの丁度半分だけ上下にずらして配置し、更に
、配線領域内で横方向の配線ピッチの丁度半分の間隔で
隣接する同信号の配線をＷ続するときは、縦方向にも横
方向と同じ配線層（２層目の金ｊｅｔ）を用いることで
ある。
本発明によれば、従来のマスタースライス方式によるゲ
ートアレイ型大規模集積回路の構成方式に比べ下記の効
果が得られる。すなわち、隣う合う基本セル列毎に、横
方向の配線（２層目の金印ピッチが丁度半分交互にずれ
ているために、配線領域内で同−Ｙ座標に異なる信号が
接続する端子が存在するという現象が完全に回避される
。そのため、幹線を設置する位置についての順序性の制
約が大幅に減少し、自由すが増すため、効率的な幹線の
位置の選択が可能となり、その結果配線領域の縦方向の
トラック数が減少でき、従って、配線領域の面積の減少
、チップの集積度の向上をもたらす。
ートアレイ型大規模集積回路の構成方式に比べ下記の効
果が得られる。すなわち、隣う合う基本セル列毎に、横
方向の配線（２層目の金印ピッチが丁度半分交互にずれ
ているために、配線領域内で同−Ｙ座標に異なる信号が
接続する端子が存在するという現象が完全に回避される
。そのため、幹線を設置する位置についての順序性の制
約が大幅に減少し、自由すが増すため、効率的な幹線の
位置の選択が可能となり、その結果配線領域の縦方向の
トラック数が減少でき、従って、配線領域の面積の減少
、チップの集積度の向上をもたらす。
第１図に、本発明を適用した、マスタースライス方式に
よるゲートアレイ型大規模集積回路の例を示す。
よるゲートアレイ型大規模集積回路の例を示す。
基本セルは、例えば複数個の能動素子からなるＣＭＧＳ
型とする。
型とする。
第１図では、基本セル列の設置位置のＹ座標が、横方向
の配線（２層目の金属）ピッチの丁度半分の長さだけ交
互にずらしである。
の配線（２層目の金属）ピッチの丁度半分の長さだけ交
互にずらしである。
一方、従来のゲートアレイ型大規模集積回路では、基本
セル列の設置位置のＹ座標は、第３図に示すように一定
である。
セル列の設置位置のＹ座標は、第３図に示すように一定
である。
本発明による、ゲートアレイ型大規模集積回路の効果を
表オつす配線例を第２図（ｂ）に示す。
表オつす配線例を第２図（ｂ）に示す。
第２図（ｂ）では、隣り合う基本セル列のＹ座標が、横
方向の配線ピッチの丁度半分ずれているため、幹線の順
序制約が回避され、この例では、配線領域のトラック数
は３本で済んでいる。一方、第２図（１））・と同じ例
を従来の方式で配線したものを第２図（ａ）に示す。第
２図（ａ）では、同−Ｙ座標に異なる信号に接続する端
子をもつものが、３箇所あり、そのため幹線の順序制約
が生じて、配線領域のトラック数に５本を要している。
方向の配線ピッチの丁度半分ずれているため、幹線の順
序制約が回避され、この例では、配線領域のトラック数
は３本で済んでいる。一方、第２図（１））・と同じ例
を従来の方式で配線したものを第２図（ａ）に示す。第
２図（ａ）では、同−Ｙ座標に異なる信号に接続する端
子をもつものが、３箇所あり、そのため幹線の順序制約
が生じて、配線領域のトラック数に５本を要している。
この例に示すように、本発明によって配線領域のトラッ
ク数の減少が可能となり、チップの集積度の上昇が可能
となる。
ク数の減少が可能となり、チップの集積度の上昇が可能
となる。
第１図は、本発明の実施例に係る半導体集積回路装置の
構成を示す平面図、第２図（ａ）、（ｂ）は本発明の効
果全示す平面図、第３図は、従来のマスタースライス方
式によるゲートアレイ型大規模集積回銘装置の構成例を
示す平面図である。 図において、 ■・・・素子領域 ２・・・配線領域３・・・入出
力端子並びに入出力回路領域４ ・基本セル列 ５・
・・１層目の金属配線、６・・・２層目の金属配線
構成を示す平面図、第２図（ａ）、（ｂ）は本発明の効
果全示す平面図、第３図は、従来のマスタースライス方
式によるゲートアレイ型大規模集積回銘装置の構成例を
示す平面図である。 図において、 ■・・・素子領域 ２・・・配線領域３・・・入出
力端子並びに入出力回路領域４ ・基本セル列 ５・
・・１層目の金属配線、６・・・２層目の金属配線
Claims (1)
- 半導体基板に、基本セルを複数個配列し集積してなるチ
ップに必要に応じた配線パターンを施して所望の回路動
作を実現するマスタースライス方式の半導体集積回路装
置において、基本セルを含む複数本の基本セル列を配列
する位置を、セル列の配列方向に使用する金属配線層の
配線間隔の半分だけ、交互に上下にずらして位置させ、
隣接する基本セル列間の配線領域内で前記配列方向の金
属配線層が同一位置に重なることを回避したことを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19852185A JPS6260235A (ja) | 1985-09-10 | 1985-09-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19852185A JPS6260235A (ja) | 1985-09-10 | 1985-09-10 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6260235A true JPS6260235A (ja) | 1987-03-16 |
Family
ID=16392520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19852185A Pending JPS6260235A (ja) | 1985-09-10 | 1985-09-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6260235A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130859A (ja) * | 1993-11-08 | 1995-05-19 | Nec Corp | 半導体装置及びチャネル配線方法 |
-
1985
- 1985-09-10 JP JP19852185A patent/JPS6260235A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130859A (ja) * | 1993-11-08 | 1995-05-19 | Nec Corp | 半導体装置及びチャネル配線方法 |
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