JPS63241951A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS63241951A JPS63241951A JP62074810A JP7481087A JPS63241951A JP S63241951 A JPS63241951 A JP S63241951A JP 62074810 A JP62074810 A JP 62074810A JP 7481087 A JP7481087 A JP 7481087A JP S63241951 A JPS63241951 A JP S63241951A
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- semiconductor integrated
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000000034 method Methods 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Design And Manufacture Of Integrated Circuits (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し発明の目的］
（産業上の利用分野）
この発明は半導体集積回路のマスクパターン製造方法に
関し、特にそのデータパス部のパターン作成技術に係わ
る。
関し、特にそのデータパス部のパターン作成技術に係わ
る。
（従来の技術）
半導体集積回路のマスクパターンの製造において、ｎビ
ットのデータ幅を有する集積回路をスタンダードセルを
用いて作成する場合には、第４図（Ａンに示すように、
まず１ビット分のデータの流れ（データパス）に対応す
るパターンを作成しておき、これを第４図（Ｂ）に示す
ようにパスのビット数だけ展開してｎビットのデータパ
スのパターンを作成した後、このパターンを用いて実際
のマスクパターンを製造する方法が用いられる。
ットのデータ幅を有する集積回路をスタンダードセルを
用いて作成する場合には、第４図（Ａンに示すように、
まず１ビット分のデータの流れ（データパス）に対応す
るパターンを作成しておき、これを第４図（Ｂ）に示す
ようにパスのビット数だけ展開してｎビットのデータパ
スのパターンを作成した後、このパターンを用いて実際
のマスクパターンを製造する方法が用いられる。
この方法で集積回路をレイアウトする場合には、各ビッ
ト共通に与えられている制御信号はこのデータパス部を
横切っていく形になるので各ビット間の制御線のインプ
ットの位置と、アウトプットの位置とを合せておかない
と、第４図（Ｂ）に示されているように制御線がパスと
パスとの間でつながらなくなってしまうことがある。
ト共通に与えられている制御信号はこのデータパス部を
横切っていく形になるので各ビット間の制御線のインプ
ットの位置と、アウトプットの位置とを合せておかない
と、第４図（Ｂ）に示されているように制御線がパスと
パスとの間でつながらなくなってしまうことがある。
このような問題を解決するために、従来では、隣り合っ
たパターンを第５図に示すように互いにミラー反転（Ｉ
）Ｑｌ）・・・）させることによって各パス間の制御線
の位置合せをする方法が用いられている。この方法を用
いれば、各パス間の制御線の接続を容易に行なうことが
できるようなる。
たパターンを第５図に示すように互いにミラー反転（Ｉ
）Ｑｌ）・・・）させることによって各パス間の制御線
の位置合せをする方法が用いられている。この方法を用
いれば、各パス間の制御線の接続を容易に行なうことが
できるようなる。
しかしながら、このようなミラー反転によるパターン形
成では、制御線については単なるスルー配線であるため
そのインプットとアウトプットを逆にしても支障がない
ので有効であるが、キャリーや、各ビットの論理和、論
理積等をとる場合のように信号線が方向性を有するもの
については、ミラー反転を行なった際にインプット同士
、アウトプット同士のぶつかり合いが生じてしまうとい
う問題がある。
成では、制御線については単なるスルー配線であるため
そのインプットとアウトプットを逆にしても支障がない
ので有効であるが、キャリーや、各ビットの論理和、論
理積等をとる場合のように信号線が方向性を有するもの
については、ミラー反転を行なった際にインプット同士
、アウトプット同士のぶつかり合いが生じてしまうとい
う問題がある。
このため、方向性を有する信号線が配線される配置！［
については、前述のようなミラー反転を行なうことがで
きないので、その配線領域の配線のレイアウトは限定さ
れたものとなり、パターン面積の増大を招くことになる
。
については、前述のようなミラー反転を行なうことがで
きないので、その配線領域の配線のレイアウトは限定さ
れたものとなり、パターン面積の増大を招くことになる
。
（発明が解決しようとする問題点）
この発明は上記のような点に名みなされたもので、従来
の方法では方向性を有する信号線の入力同士、または出
力同士が接続されてしまう場合があるので信号の方向性
を考慮してパターンを作成しなければならなかった点を
改善し、隣あったデータパス間での信号の入出力関係に
拘らずに自由な配線レイアウトが可能な半導体集積回路
のマスクパターン製造方法を提供することを目的とする
。
の方法では方向性を有する信号線の入力同士、または出
力同士が接続されてしまう場合があるので信号の方向性
を考慮してパターンを作成しなければならなかった点を
改善し、隣あったデータパス間での信号の入出力関係に
拘らずに自由な配線レイアウトが可能な半導体集積回路
のマスクパターン製造方法を提供することを目的とする
。
［発明の構成］
（問題点を解決するための手段と作用）この発明による
半導体集積回路のマスクパターン製造方法にあっては、
スタンダードセル列間の配線により作成される１ビット
分のデータパスの第１のパターンを交互にその表裏を反
転させて順次隣接配置することによってｎビットのデー
タパスのパターンを作成する半導体集積回路のマスクパ
ターン製造方法において、前記第１のパターンと同一の
セル配置および配線を備え、しかも特定のセルに関する
信号入力線および出力線についてはその配置関係が前記
第１のパターンとは逆転された第２のパターンを作成し
、この第２のパターンの表裏を反転させた状態で前記第
１のパターンとこの第２のパターンとを順次交互に隣接
配置することによりｎビットのデータパスのパターンを
作成するものである。
半導体集積回路のマスクパターン製造方法にあっては、
スタンダードセル列間の配線により作成される１ビット
分のデータパスの第１のパターンを交互にその表裏を反
転させて順次隣接配置することによってｎビットのデー
タパスのパターンを作成する半導体集積回路のマスクパ
ターン製造方法において、前記第１のパターンと同一の
セル配置および配線を備え、しかも特定のセルに関する
信号入力線および出力線についてはその配置関係が前記
第１のパターンとは逆転された第２のパターンを作成し
、この第２のパターンの表裏を反転させた状態で前記第
１のパターンとこの第２のパターンとを順次交互に隣接
配置することによりｎビットのデータパスのパターンを
作成するものである。
上記方法によれば、方向性を有する信号線の接続を入出
力関係を合せた状態で行なうことができ、配線のレイア
ウトを自由に行なうことが可能となる。
力関係を合せた状態で行なうことができ、配線のレイア
ウトを自由に行なうことが可能となる。
（実施例）
以下、図面を参照してこの発明の一実施例に係わる半導
体集積回路のマスクパターン製造方法を説明する。
体集積回路のマスクパターン製造方法を説明する。
第１図（Ａ）にデータパス１０ａのパターンを示す。こ
のパターンは、データパス人力１１でデータを入力し、
データパス出力１２からそのデータを出力するもので、
そのパターン内には複数のスタンダードセル１３が配置
されている。このスタンダードセル１３のセル列間には
、配線領域１４．１５が設けられ、その配線領域１４に
は各ビット共通の制御線１４１．１４２が配線されてい
る。また、配線領域１５には、各ビット共通の制御ＩＩ
線１５１の他に、例えばビット間のキャリー信号のよう
に方向性を有する信号伝達のための信号線１５２が配線
されている。
のパターンは、データパス人力１１でデータを入力し、
データパス出力１２からそのデータを出力するもので、
そのパターン内には複数のスタンダードセル１３が配置
されている。このスタンダードセル１３のセル列間には
、配線領域１４．１５が設けられ、その配線領域１４に
は各ビット共通の制御線１４１．１４２が配線されてい
る。また、配線領域１５には、各ビット共通の制御ＩＩ
線１５１の他に、例えばビット間のキャリー信号のよう
に方向性を有する信号伝達のための信号線１５２が配線
されている。
この信号Ｉ！１５２における信号の伝達方向は、この線
に接続されるセル１３１の１能すなわちセル１３１を構
成する回路によって決定される。
に接続されるセル１３１の１能すなわちセル１３１を構
成する回路によって決定される。
ここで、信号線１５２に接続されるセル１３１を例えば
ＥＸＯＲゲートと仮定すると、そのセル１３１は第１図
（Ｂ）のように示すことができる。この場合、信号１ｉ
１１５２は、キャリー人力２１と、キャリー出力２２と
にその入出力が分類される。また、セル１３１とセル１
３２とを接続する線１５３はセル１３１への制御線２３
と見なすことができる。 。
ＥＸＯＲゲートと仮定すると、そのセル１３１は第１図
（Ｂ）のように示すことができる。この場合、信号１ｉ
１１５２は、キャリー人力２１と、キャリー出力２２と
にその入出力が分類される。また、セル１３１とセル１
３２とを接続する線１５３はセル１３１への制御線２３
と見なすことができる。 。
第２図（Ａ）は第１図（Ａ＞のパターンがミラ−反転さ
れる時の前記の問題を解決するために方向性を有するセ
ルの方向を反転して配置したデータパスパターン１０ｂ
を示すもので、セル１３の配置および配線の形状は第１
図のパターン１０ａと同様であるが、方向性を有する信
号線１５２の信号の流れの方向は第１図の信号線と逆に
なっている。
れる時の前記の問題を解決するために方向性を有するセ
ルの方向を反転して配置したデータパスパターン１０ｂ
を示すもので、セル１３の配置および配線の形状は第１
図のパターン１０ａと同様であるが、方向性を有する信
号線１５２の信号の流れの方向は第１図の信号線と逆に
なっている。
すなわち、このパターン１０ｂでは第２図（Ｂ）に示す
ように、信号線１５２に接続されるセル１３１を第１図
（Ｂ）と入出力が反転されたＥＸＯＲゲートで構成して
、２１をキャリー出力、２２をキャリー人力、２３を制
御信号とするものである。
ように、信号線１５２に接続されるセル１３１を第１図
（Ｂ）と入出力が反転されたＥＸＯＲゲートで構成して
、２１をキャリー出力、２２をキャリー人力、２３を制
御信号とするものである。
次に、第１図（Ａ＞に示したパターン１０ａと、第２図
（Ｂ）に示したパターン１０ｂを用い、パターン１０ｂ
の裏表を反転した状態でこれらのパターン１０ａ 、
１０ｂを順次交互に隣接配置し、第３図に示すようなｎ
ビットのデータパスパターンを作成する。つまり、パタ
ーン１０ａを前述のようなミラー反転によるデータパス
展開のｐ用のパターンとして用い、パターン１０ｂをｑ
用のパターンとして用いる。
（Ｂ）に示したパターン１０ｂを用い、パターン１０ｂ
の裏表を反転した状態でこれらのパターン１０ａ 、
１０ｂを順次交互に隣接配置し、第３図に示すようなｎ
ビットのデータパスパターンを作成する。つまり、パタ
ーン１０ａを前述のようなミラー反転によるデータパス
展開のｐ用のパターンとして用い、パターン１０ｂをｑ
用のパターンとして用いる。
このようにすれば、＄！１４１．１４２ 、１５１．１
５２のレイアウトに関係なく、これらの線を各ビット間
でそれぞれ容易に接続することができると共に、方向性
を有する信号線１５２の入出力関係を各ビット間でそれ
ぞれ適合できるようになる。
５２のレイアウトに関係なく、これらの線を各ビット間
でそれぞれ容易に接続することができると共に、方向性
を有する信号線１５２の入出力関係を各ビット間でそれ
ぞれ適合できるようになる。
したがって、データパスのパターンにおける配線領域の
配線は自由なレイアウトが可能となるので、パターンの
縮小化が実現される。
配線は自由なレイアウトが可能となるので、パターンの
縮小化が実現される。
［発明の効果］
以上のようにこの発明によれば、方向性を有する信号線
の入力同士、または出力同士が各ビット間で接続されて
しまうことがなくなり、隣あったデータパス間での信号
の入出力関係に拘らずに、配線領域の自由なレイアウト
が可能となる。
の入力同士、または出力同士が各ビット間で接続されて
しまうことがなくなり、隣あったデータパス間での信号
の入出力関係に拘らずに、配線領域の自由なレイアウト
が可能となる。
第１図乃至第３図はこの発明の一実施例に係わる半導体
集積回路のマスクパターン製造方法を説明するための図
、第４図および第５図は従来のマスクパターン製造方法
を説明するための図である。 １０ａ 、 １０ｂ・・・１ビツトデータパスのパター
ン、１３・・・スタンダードセル、１４．１５・・・配
線領域。 出願人代理人 弁理士 鈴江武彦 （Ａ） 第１図 （Ａ） 第４図 第５図
集積回路のマスクパターン製造方法を説明するための図
、第４図および第５図は従来のマスクパターン製造方法
を説明するための図である。 １０ａ 、 １０ｂ・・・１ビツトデータパスのパター
ン、１３・・・スタンダードセル、１４．１５・・・配
線領域。 出願人代理人 弁理士 鈴江武彦 （Ａ） 第１図 （Ａ） 第４図 第５図
Claims (1)
- 【特許請求の範囲】 スタンダードセル列間の配線により作成される１ビット
分のデータパスの第１のパターンを交互にその表裏を反
転させて順次隣接配置することによってｎビットのデー
タパスのパターンを作成する半導体集積回路のマスクパ
ターン製造方法において、 前記第１のパターンと同一のセル配置および配線を備え
、しかも特定のセルに関する信号入力線および出力線に
ついてはその配置関係が前記第１のパターンとは逆転さ
れた第２のパターンを作成し、この第２のパターンの表
裏を反転させた状態で前記第１のパターンとこの第２の
パターンとを順次交互に隣接配置することによりｎビッ
トのデータパスのパターンを作成することを特徴とする
半導体集積回路のマスクパターン製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7481087A JPH0738415B2 (ja) | 1987-03-28 | 1987-03-28 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7481087A JPH0738415B2 (ja) | 1987-03-28 | 1987-03-28 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63241951A true JPS63241951A (ja) | 1988-10-07 |
| JPH0738415B2 JPH0738415B2 (ja) | 1995-04-26 |
Family
ID=13558034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7481087A Expired - Fee Related JPH0738415B2 (ja) | 1987-03-28 | 1987-03-28 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738415B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02251958A (ja) * | 1989-03-27 | 1990-10-09 | Matsushita Electric Ind Co Ltd | 半導体マスク図 |
| JPH04280668A (ja) * | 1991-03-08 | 1992-10-06 | Mitsubishi Electric Corp | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58107648A (ja) * | 1981-12-21 | 1983-06-27 | Nec Corp | 集積回路装置 |
-
1987
- 1987-03-28 JP JP7481087A patent/JPH0738415B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58107648A (ja) * | 1981-12-21 | 1983-06-27 | Nec Corp | 集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02251958A (ja) * | 1989-03-27 | 1990-10-09 | Matsushita Electric Ind Co Ltd | 半導体マスク図 |
| JPH04280668A (ja) * | 1991-03-08 | 1992-10-06 | Mitsubishi Electric Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0738415B2 (ja) | 1995-04-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |