JP2807878B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2807878B2 JP2807878B2 JP62072301A JP7230187A JP2807878B2 JP 2807878 B2 JP2807878 B2 JP 2807878B2 JP 62072301 A JP62072301 A JP 62072301A JP 7230187 A JP7230187 A JP 7230187A JP 2807878 B2 JP2807878 B2 JP 2807878B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- logic gate
- logic
- cells
- matrix
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に係り、特に、プログラ
マブルロジツクアレイとして用いるに好適な半導体集積
回路装置に関する。 〔従来の技術〕 一般にスタテツクCMOS,プログラマブルロヅシクアレ
イ（PLA）は昭和56年度電子通信学会総合全国大会予稿
集No.340,P2〜104に報告されているように、低消費電力
の点で有利である反面、面積の増加が課題となつてい
る。このため、マイクロプロセツサ回路など大規模で低
消費電力が要求される分野では、ダイナミツク型が採用
されている。しかし、これをゲートアレイに適用した場
合には、２相クロツク、負荷の見積りが必要など、論理
的制約が多く、一般ユーザには不向きと考えられ、スタ
テツク型が望まれている。 従来、スタテツク型PLAとしては、アイ・イー・イー
・イー・ジヤーナル オブ ソリツド ステート サー
キツツ，エス シー11,ナンバ３（1976年）第370頁から
第373頁及び第365頁から第369頁（IEEE.Journal.of.Sol
id−State Circuits,SC−11,No.3（1976）P370−373,P3
65−369）において論じられているように、負荷MOSと、
横型NMOSマトリクスまたは横型PMOSマトリクスから構成
されている。この方式は入力信号の論理が取れたとき電
源電流にはリーク電流のみが流れ、それ以外のときには
チヤージされた電荷がアース回路に流れるようになつて
いる。即ち常時負荷MOSに電流が流れるようになつてい
るので、消費電力が大きいという欠点があつた。消費電
力を低減するために、負荷MOSのサイズを小さく設計す
ればよいが、回路の抵抗値が大きくなり、時定数の増大
によつて信号の遅延時間が大きくなる。このため、MOS
トランジスタのサイズの自由度が小さいゲートアレイで
は最適な設計は困難であつた。 PLAを内蔵したゲートアレイとしては、1986年アイ・
エス・エス・シー・シー，ダイジエスト オブ テクニ
カル ペーパーズ，第68頁から第69頁（1986 ISSCC,Di
gest of Technical Papers,pp68−69）に報告されてい
るが、通常基本セルとPLA専用のセルを混在させたもの
である。このため、前述したスタテツク型PLAと同じよ
うな課題をかかえている。 第２図は従来の固定チヤンネル方式ゲートアレイのチ
ツプ構成を示す。第２図においては、50はチツプ、51は
入出力バツフアセルを含む外部セルやパツドなどを配置
するための外部領域、52は内部領域である。内部領域52
には、基本セル53がＸ方向に複数個並設され、基本セル
列54が形成されていると共に配線チヤンネル領域55を挾
んでＹ方向に基本セル列54が複数個並設されている。こ
のように、従来のゲートアレイにおいては、配線チヤン
ネル領域55が固定されており、ゲートの実装密度が低か
つた。 そこで、第３図に示されるように、近年全面敷き詰め
方式ゲートアレイが採用されるようになつた。第３図に
示すゲートアレイは、第２図に示すゲートアレイから配
線チヤンネル領域55をなくし、内部領域52全面に亘つて
基本セル53を敷き詰めたものである。このゲートアレイ
の場合は、チヤンネル領域が基本セルの高さＨを単位と
して可変になるので、ゲートの実装密度を著しく向上さ
せることができる。又、プロシーデイングズ・オブ・ア
イ・イーイー・イー,1985年、シー・アイ・シー・シー
（1985年）第15頁から第17頁（Proceedings of IEEE 19
85 CICC PP15−17）では、PMOS.NMOSペアを対象にした
基本セルを使い、基本セルの高さの半分を単位としてチ
ヤンネル領域幅を変えているものが提案されている。 このように、従来のゲートアレイにおいては、全面敷
詰め型ゲートアレイが用いられており、このような構成
によりゲートを１かたまりとして使えるので、マクロセ
ル56の多用による高密度実装が可能となる。 〔発明が解決しようとする課題〕 前記従来技術は、ゲートアレイとして全面ゲート敷詰
め型ゲートアレイを用いているが、PLAを構成するとき
通常ゲート用の基本セルと異なる専用の基本セルを用い
ているため、ゲートアレイとの整合性が悪く、PLAを構
成するには高密度な実装が困難であった。なお、PLAを
構成するに際して、例えば、特開昭61−35536号公報、
特開昭61−198760号公報に記載されているように、回路
に対する信号線をそれぞれ別々の配線層に配線すること
もできる。 本発明の目的は論理用の基本セルによつてプログラマ
ブルロジツクアレイを形成することができる半導体集積
回路装置を提供することにある。 〔課題を解決するための手段〕 前記目的を達成するために、本発明は、ソースあるい
はドレインを直列接続した複数の第１導電型MOSトラン
ジスタと、ソースあるいはドレインを直列接続した複数
の第２の導電型MOSトランジスタとを相対配置し、対に
なる複数の第１導電型、第２導電型MOSトランジスタの
ゲート電極はドレイン電流方向と直角になるように配列
される基本セルを半導体基板のチップ領域に、複数個規
則的に並設するとともに、前記半導体基板に配線層を積
層し、複数の入力信号と複数の出力信号を有する論理回
路が形成される半導体集積回路装置において、 複数の基本セルにより正論理入力端子、前記正論理入
力端子に対応する負論理入力端子及び出力を有する論理
ゲート単位セルを形成するとともに、隣接する複数の前
記論理ゲート単位セルからなる論理ゲート単位セル群を
形成し、 複数の基本セルにより、前記論理ゲート単位セル群の
出力を受け入れる出力段論理ゲートセルを前記論理ゲー
ト単位セル群に隣接して形成し、前記論理ゲート単位セ
ル群の出力を前記配線層を介して前記出力段論理ゲート
セルの入力に接続することにより、多入力論理ゲートセ
ルを形成し、 前記論理回路に応じて、複数個の前記多入力論理ゲー
トセルをマトリクス状に規則的に並設してなることを特
徴とする半導体集積回路装置を構成したものである。 〔作用〕 前記した手段によれば、複数の基本セルにより、正負
論理入力端子と出力を有する複数の論理ゲート単位セル
に隣接させて論理ゲート単位セル群を形成するととも
に、出力段論理ゲートセルを論理ゲート単位セル群に隣
接して形成し、論理ゲート単位セル群の出力を配線層を
介して出力段論理ゲートセルの入力に接続して多入力論
理ゲートセルを形成し、論理回路に応じて、複数個の多
入力論理ゲートセルをマトリクス状に規則的に並設した
ため、大規模の論理回路を容易に高密度で形成すること
ができるとともに、多数の多入力論理ゲートセルを規則
的な配線パターンによって接続することが可能となり、
配線の密度も高めることができる。従って、任意の大規
模の論理回路を容易にかつ高集積度で製作することがで
きる。 〔実施例〕 以下、本発明の一実施例を図面に基づいて説明する。 第４図には、本発明に係る基本セルの構成が示されて
いる。第４図において、60はＰ＋型拡散層、61はｎ＋型
拡散層、62はｐウエル領域、63,63′はｐ領域62に接地
電位を供給するためのｐ＋型拡散層、64,64′はｎ型基
板に電源電圧を供給するためのｎ＋型拡散層、65はポリ
シリコンゲート電極、66はポリシリコンゲート電極に形
成されたドツクボーン形状の端子を示す。この端子66に
は、第５図に示されるように、コンタクト孔68が形成さ
れている。 第４図に示す基本セル４入力型基本セルを構成してい
る。即ち、電源アルミ線VDD1がプラス電源に接続され、
電源アルミ線VSS1が接地ラインとしてアース回路に接続
されているようになつている。そしてｐ＋型拡散層60に
は４個のPMOSトランジスタが形成され、ｎ＋型拡散層61
には４個のMOSトランジスタが形成され、各トランジス
タのゲート電極はそれぞれ分離されている。そして第４
図に示す１基本セルで４入力NANDセルを構成している。
又基本セルには複数の配線層、例えばアルミ層が積層さ
れ、コンタクト孔68を介してアルミ層の配線パターンと
他の基本セルと接続されるようになつている。 第６図には、基本セルを複数個並設して論理ゲート単
位セルと出力段論理ゲートセルを構成したときの構成が
示されている。 第６図において、70−１〜70−４は基本セル２個を並
設して論理ゲート単位セルとして８入力NANDゲートセル
を構成したものであり、71は基本セルを複数個並設して
４入力NORゲート73,インバータ74から成る出力段論理ゲ
ートセルとしての４入力NORゲートセルを構成したもの
である。そしてこれらのゲートセルによつて多入力論理
ゲートセル72が構成されている。８入力NANDゲートセル
70−１〜70−４の各入力端子（ゲート電極）は、入力信
号用端子I0〜I3,I4〜I7,I8〜I11及び各入力信号用端子
に対する相補信号用端子▲▼〜▲▼，▲▼
〜▲▼，▲▼〜▲▼と第２のアルミ配線
層Al2の配線パターンによつて接続されるようになつて
いる。又、８入力NANDゲートセル70−１〜70−４の出力
は、第１のアルミ配線層Al1に形成された配線パターン
による信号線75−１〜75−４を介してNORゲート75−４
と接続されている。これにより、多入力論理ゲートセル
72は32入力のNANDゲートを構成することになる。 ８入力NANDゲートセル70−１〜70−４を入力信号線や
他のゲートと接続する場合には、第７図に示されるよう
に、拡散層又はポリシリコン電極と第１のアルミ層Al1
とを接続するための絶縁膜に分けられたコンタクト孔
（×印に示す）、第１のアルミ層Al1と第２のアルミ層A
l2を接続するために層間絶縁膜にあけられたスルーホー
ル（黒丸で示す）を介して接続される。そして８入力NA
NDゲートセル70−１は８個のPMOSが電源ラインVDD1と出
力75−１との間に形成された接地ラインVSS1と出力75−
１との間に８個のNMOSトランジスタが形成されている。
そして、第２のアルミ層Al2には、基本セル列と直角方
向であつて、各ゲート電極と相対向する位置に正論理の
入力信号線用端子I0〜I3と負論理の入力信号線用端子▲
▼〜▲▼が並設されている。 次に、８入力NANDゲートセル70−１の出力75−１を論
理式で表わすと次式のようになる。 （出力75−１）＝I0・▲▼・▲▼・I3 この場合、論理回路を形成する入力信号線の端子とし
てI0,▲▼，▲▼・I3を選択し、これら各端子
を８入力NANDゲートセル70−１のゲート電極にスルーホ
ールH0〜H3を介して接続する。一方、論理回路を構成し
ない入力信号線用の端子▲▼，▲▼，▲
▼，▲▼に相対向するゲート電極のうちPMOSのゲー
ト電極は電源VCCに接続してプルアツプ状態とし、NMOS
トランジスタの電極はソース・ドレイン電極間を第１の
アルミ配線層Al1でシヨートすると同時にゲート電極を
接地ラインに接続してプルダウン状態とする。又、これ
らの接続を行なうに際しては、論理プログラムに応じた
モデイフアイ・セルと呼ばれる専用配線層セルを予め用
意しておき、プルアツプ及びプルダウンすべき電極に専
用配線層セルを接続すれば、論理回路に用いられない電
極をプルアツプ又はプルダウン状態にすることは容易に
できる。又、多入力化に対しては基準となる論理ゲート
単位を規則的に配列しておけば、CAD（Computer Aided
Design）による自動化も容易となる。又、入力数の増大
に対しては出力線を第３のアルミ配線層Al3を用いれ
ば、第１の配線層Al1のオーバフローを防止できる他、
高速性を維持することも可能となる。 第１図には、ANDマトリツクス82の構成が示されてい
る。第１図において、ANDマトリツクス82は32入力NAND
セル72−１〜72−４と出力段論理ゲートセル80をｎ＋１
段構成としたものであり、入力数64,出力数ｎ＋１であ
り、ｎ＋１段の128入力ANDゲートセル81−0,81−１〜81
−ｎから構成されている。そして64個の入力信号線の端
子I0〜I63と相補入力信号線の端子▲▼〜▲
▼は第２のアルミ配線層Al2を介して各ゲートの論理セ
ルと接続され、各32入力NANDゲートセルの出力76−１〜
76−４は第３のアルミ配線層Al3を介して出力段論理ゲ
ートセル80と接続されている。 第８図には、本発明をPLAに適用した場合の構成が示
されている。第８図に示されるPLAは入力数が16,ターム
数が64,出力数がｎ＋１のロジツクアレイであり、ANDマ
トリツクス82,ORマトリツクス82′，出力段論理ゲート
セル80′から構成されている。 第１図のANDマトリクス82は、この構成が多入力仕様
に対しても適用可能なことを示すために、64ゲート入力
のANDアレイを構成したものを示しているが、第８図のP
LAでは、便宜上16入力ANDマトリクスを示しており、こ
の場合、NAND（AND）ゲートセルは32入力で構成されて
いる。又、ORマトリツクス82′は４個の32入力NANDゲー
トセル72−１′〜72−４′と出力段論理ゲートセル80′
から成るｎ＋１段の128入力NANDゲートセル81−１′〜8
1−ｎ′から構成されている。そして各部は第１〜第３
のアルミ配線層Al1〜Al3を介して接続されている。なお
黒丸は第１のアルミ配線層Al1と第２のアルミ配線層Al2
とを接続するために、層間絶縁膜にあけられたスルーホ
ールを示し、白い四角は第３のアルミ配線層A13と第２
のアルミ配線層A12とを接続するための層間絶縁膜にあ
けられたスルーホールを示す。ANDマトリックス82にお
ける32入力NANDゲートセル72−１〜72−４には全て共通
に16本の入力信号線用の端子I0〜I15及びそれらの相補
信号線用の端子▲▼〜▲▼が第３のアルミ配
線層A13を介して接続されている。又、32入力NANDゲー
トセルの64個の出力、即ちターム出力O0〜O63及び相補
出力▲▼〜▲▼はスルーホールUCを介して第
３のアルミ配線層Al3で基本セル列と接続され、ORマト
リックス82′のターム入力端子のところでスルーホール
UCを介して第２のアルミ配線層Al2に変換され、ORマト
リックス82′上では第２のアルミ配線層Al2で接続され
ている。又ANDマトリツクス82,ORマトリツクス82′上で
の論理プログラムは前述と同様にして生成され、出力▲
▼〜▲▼は次式の論理式で表わされる。 Xk＝IK or ▲▼ or ‘1' 本実施例においては、第３のアルミ配線層Al3をター
ム信号の配線に用いているため、ANDマトリツクス82とO
Rマトリツクス82間の配線のための特別な領域を必要と
せず、しかもセル配列の規測性も維持できるので、小型
化が可能となると共に、CADによる自動設計が可能とな
る。なお、ターム信号の配線には必ずしもAl3を使う必
要はなく、Al2又は第４のアルミ配線層を使うことも可
能である。なお、Al2を使う場合ANDマトリツクス82内で
Al2の入力信号線とAl2ターム出力信号線が重ならないよ
うに、かつAl2の通れるパス（基本セル列と直角方向）
を確保する必要があるため、占有面積が少し増えるが、
通常をPLAではANDマトリツクス82のターム出力の相補出
力信号端子▲▼〜▲▼は不要であるので、Al
2のパスは確保でき、全体をコンパクトに構成すること
ができる。 〔発明の効果〕 本発明では、複数の基本セルにより、正負論理入力端
子と出力を有する複数の論理ゲート単位セルを互いに隣
接させて論理ゲート単位セル群を形成するとともに、出
力段論理ゲートセルを論理ゲート単位セル群に隣接して
形成し、論理ゲート単位セル群の出力を配線層を介して
出力段論理ゲートセルの入力に接続して多入力論理ゲー
トセルを形成し、論理回路に応じて、複数個の多入力論
理ゲートセルをマトリクス状に規則的に並設したため、
大規模の論理回路を容易に高密度で形成することができ
るとともに、多数の多入力論理ゲートセルを規則的な配
線パターンによって接続することが可能となり、配線の
密度も高めることができる。従って、本発明によれば、
任意の大規模の論理回路を容易にかつ高集積度で製作す
ることができるという効果が得られる。
マブルロジツクアレイとして用いるに好適な半導体集積
回路装置に関する。 〔従来の技術〕 一般にスタテツクCMOS,プログラマブルロヅシクアレ
イ（PLA）は昭和56年度電子通信学会総合全国大会予稿
集No.340,P2〜104に報告されているように、低消費電力
の点で有利である反面、面積の増加が課題となつてい
る。このため、マイクロプロセツサ回路など大規模で低
消費電力が要求される分野では、ダイナミツク型が採用
されている。しかし、これをゲートアレイに適用した場
合には、２相クロツク、負荷の見積りが必要など、論理
的制約が多く、一般ユーザには不向きと考えられ、スタ
テツク型が望まれている。 従来、スタテツク型PLAとしては、アイ・イー・イー
・イー・ジヤーナル オブ ソリツド ステート サー
キツツ，エス シー11,ナンバ３（1976年）第370頁から
第373頁及び第365頁から第369頁（IEEE.Journal.of.Sol
id−State Circuits,SC−11,No.3（1976）P370−373,P3
65−369）において論じられているように、負荷MOSと、
横型NMOSマトリクスまたは横型PMOSマトリクスから構成
されている。この方式は入力信号の論理が取れたとき電
源電流にはリーク電流のみが流れ、それ以外のときには
チヤージされた電荷がアース回路に流れるようになつて
いる。即ち常時負荷MOSに電流が流れるようになつてい
るので、消費電力が大きいという欠点があつた。消費電
力を低減するために、負荷MOSのサイズを小さく設計す
ればよいが、回路の抵抗値が大きくなり、時定数の増大
によつて信号の遅延時間が大きくなる。このため、MOS
トランジスタのサイズの自由度が小さいゲートアレイで
は最適な設計は困難であつた。 PLAを内蔵したゲートアレイとしては、1986年アイ・
エス・エス・シー・シー，ダイジエスト オブ テクニ
カル ペーパーズ，第68頁から第69頁（1986 ISSCC,Di
gest of Technical Papers,pp68−69）に報告されてい
るが、通常基本セルとPLA専用のセルを混在させたもの
である。このため、前述したスタテツク型PLAと同じよ
うな課題をかかえている。 第２図は従来の固定チヤンネル方式ゲートアレイのチ
ツプ構成を示す。第２図においては、50はチツプ、51は
入出力バツフアセルを含む外部セルやパツドなどを配置
するための外部領域、52は内部領域である。内部領域52
には、基本セル53がＸ方向に複数個並設され、基本セル
列54が形成されていると共に配線チヤンネル領域55を挾
んでＹ方向に基本セル列54が複数個並設されている。こ
のように、従来のゲートアレイにおいては、配線チヤン
ネル領域55が固定されており、ゲートの実装密度が低か
つた。 そこで、第３図に示されるように、近年全面敷き詰め
方式ゲートアレイが採用されるようになつた。第３図に
示すゲートアレイは、第２図に示すゲートアレイから配
線チヤンネル領域55をなくし、内部領域52全面に亘つて
基本セル53を敷き詰めたものである。このゲートアレイ
の場合は、チヤンネル領域が基本セルの高さＨを単位と
して可変になるので、ゲートの実装密度を著しく向上さ
せることができる。又、プロシーデイングズ・オブ・ア
イ・イーイー・イー,1985年、シー・アイ・シー・シー
（1985年）第15頁から第17頁（Proceedings of IEEE 19
85 CICC PP15−17）では、PMOS.NMOSペアを対象にした
基本セルを使い、基本セルの高さの半分を単位としてチ
ヤンネル領域幅を変えているものが提案されている。 このように、従来のゲートアレイにおいては、全面敷
詰め型ゲートアレイが用いられており、このような構成
によりゲートを１かたまりとして使えるので、マクロセ
ル56の多用による高密度実装が可能となる。 〔発明が解決しようとする課題〕 前記従来技術は、ゲートアレイとして全面ゲート敷詰
め型ゲートアレイを用いているが、PLAを構成するとき
通常ゲート用の基本セルと異なる専用の基本セルを用い
ているため、ゲートアレイとの整合性が悪く、PLAを構
成するには高密度な実装が困難であった。なお、PLAを
構成するに際して、例えば、特開昭61−35536号公報、
特開昭61−198760号公報に記載されているように、回路
に対する信号線をそれぞれ別々の配線層に配線すること
もできる。 本発明の目的は論理用の基本セルによつてプログラマ
ブルロジツクアレイを形成することができる半導体集積
回路装置を提供することにある。 〔課題を解決するための手段〕 前記目的を達成するために、本発明は、ソースあるい
はドレインを直列接続した複数の第１導電型MOSトラン
ジスタと、ソースあるいはドレインを直列接続した複数
の第２の導電型MOSトランジスタとを相対配置し、対に
なる複数の第１導電型、第２導電型MOSトランジスタの
ゲート電極はドレイン電流方向と直角になるように配列
される基本セルを半導体基板のチップ領域に、複数個規
則的に並設するとともに、前記半導体基板に配線層を積
層し、複数の入力信号と複数の出力信号を有する論理回
路が形成される半導体集積回路装置において、 複数の基本セルにより正論理入力端子、前記正論理入
力端子に対応する負論理入力端子及び出力を有する論理
ゲート単位セルを形成するとともに、隣接する複数の前
記論理ゲート単位セルからなる論理ゲート単位セル群を
形成し、 複数の基本セルにより、前記論理ゲート単位セル群の
出力を受け入れる出力段論理ゲートセルを前記論理ゲー
ト単位セル群に隣接して形成し、前記論理ゲート単位セ
ル群の出力を前記配線層を介して前記出力段論理ゲート
セルの入力に接続することにより、多入力論理ゲートセ
ルを形成し、 前記論理回路に応じて、複数個の前記多入力論理ゲー
トセルをマトリクス状に規則的に並設してなることを特
徴とする半導体集積回路装置を構成したものである。 〔作用〕 前記した手段によれば、複数の基本セルにより、正負
論理入力端子と出力を有する複数の論理ゲート単位セル
に隣接させて論理ゲート単位セル群を形成するととも
に、出力段論理ゲートセルを論理ゲート単位セル群に隣
接して形成し、論理ゲート単位セル群の出力を配線層を
介して出力段論理ゲートセルの入力に接続して多入力論
理ゲートセルを形成し、論理回路に応じて、複数個の多
入力論理ゲートセルをマトリクス状に規則的に並設した
ため、大規模の論理回路を容易に高密度で形成すること
ができるとともに、多数の多入力論理ゲートセルを規則
的な配線パターンによって接続することが可能となり、
配線の密度も高めることができる。従って、任意の大規
模の論理回路を容易にかつ高集積度で製作することがで
きる。 〔実施例〕 以下、本発明の一実施例を図面に基づいて説明する。 第４図には、本発明に係る基本セルの構成が示されて
いる。第４図において、60はＰ＋型拡散層、61はｎ＋型
拡散層、62はｐウエル領域、63,63′はｐ領域62に接地
電位を供給するためのｐ＋型拡散層、64,64′はｎ型基
板に電源電圧を供給するためのｎ＋型拡散層、65はポリ
シリコンゲート電極、66はポリシリコンゲート電極に形
成されたドツクボーン形状の端子を示す。この端子66に
は、第５図に示されるように、コンタクト孔68が形成さ
れている。 第４図に示す基本セル４入力型基本セルを構成してい
る。即ち、電源アルミ線VDD1がプラス電源に接続され、
電源アルミ線VSS1が接地ラインとしてアース回路に接続
されているようになつている。そしてｐ＋型拡散層60に
は４個のPMOSトランジスタが形成され、ｎ＋型拡散層61
には４個のMOSトランジスタが形成され、各トランジス
タのゲート電極はそれぞれ分離されている。そして第４
図に示す１基本セルで４入力NANDセルを構成している。
又基本セルには複数の配線層、例えばアルミ層が積層さ
れ、コンタクト孔68を介してアルミ層の配線パターンと
他の基本セルと接続されるようになつている。 第６図には、基本セルを複数個並設して論理ゲート単
位セルと出力段論理ゲートセルを構成したときの構成が
示されている。 第６図において、70−１〜70−４は基本セル２個を並
設して論理ゲート単位セルとして８入力NANDゲートセル
を構成したものであり、71は基本セルを複数個並設して
４入力NORゲート73,インバータ74から成る出力段論理ゲ
ートセルとしての４入力NORゲートセルを構成したもの
である。そしてこれらのゲートセルによつて多入力論理
ゲートセル72が構成されている。８入力NANDゲートセル
70−１〜70−４の各入力端子（ゲート電極）は、入力信
号用端子I0〜I3,I4〜I7,I8〜I11及び各入力信号用端子
に対する相補信号用端子▲▼〜▲▼，▲▼
〜▲▼，▲▼〜▲▼と第２のアルミ配線
層Al2の配線パターンによつて接続されるようになつて
いる。又、８入力NANDゲートセル70−１〜70−４の出力
は、第１のアルミ配線層Al1に形成された配線パターン
による信号線75−１〜75−４を介してNORゲート75−４
と接続されている。これにより、多入力論理ゲートセル
72は32入力のNANDゲートを構成することになる。 ８入力NANDゲートセル70−１〜70−４を入力信号線や
他のゲートと接続する場合には、第７図に示されるよう
に、拡散層又はポリシリコン電極と第１のアルミ層Al1
とを接続するための絶縁膜に分けられたコンタクト孔
（×印に示す）、第１のアルミ層Al1と第２のアルミ層A
l2を接続するために層間絶縁膜にあけられたスルーホー
ル（黒丸で示す）を介して接続される。そして８入力NA
NDゲートセル70−１は８個のPMOSが電源ラインVDD1と出
力75−１との間に形成された接地ラインVSS1と出力75−
１との間に８個のNMOSトランジスタが形成されている。
そして、第２のアルミ層Al2には、基本セル列と直角方
向であつて、各ゲート電極と相対向する位置に正論理の
入力信号線用端子I0〜I3と負論理の入力信号線用端子▲
▼〜▲▼が並設されている。 次に、８入力NANDゲートセル70−１の出力75−１を論
理式で表わすと次式のようになる。 （出力75−１）＝I0・▲▼・▲▼・I3 この場合、論理回路を形成する入力信号線の端子とし
てI0,▲▼，▲▼・I3を選択し、これら各端子
を８入力NANDゲートセル70−１のゲート電極にスルーホ
ールH0〜H3を介して接続する。一方、論理回路を構成し
ない入力信号線用の端子▲▼，▲▼，▲
▼，▲▼に相対向するゲート電極のうちPMOSのゲー
ト電極は電源VCCに接続してプルアツプ状態とし、NMOS
トランジスタの電極はソース・ドレイン電極間を第１の
アルミ配線層Al1でシヨートすると同時にゲート電極を
接地ラインに接続してプルダウン状態とする。又、これ
らの接続を行なうに際しては、論理プログラムに応じた
モデイフアイ・セルと呼ばれる専用配線層セルを予め用
意しておき、プルアツプ及びプルダウンすべき電極に専
用配線層セルを接続すれば、論理回路に用いられない電
極をプルアツプ又はプルダウン状態にすることは容易に
できる。又、多入力化に対しては基準となる論理ゲート
単位を規則的に配列しておけば、CAD（Computer Aided
Design）による自動化も容易となる。又、入力数の増大
に対しては出力線を第３のアルミ配線層Al3を用いれ
ば、第１の配線層Al1のオーバフローを防止できる他、
高速性を維持することも可能となる。 第１図には、ANDマトリツクス82の構成が示されてい
る。第１図において、ANDマトリツクス82は32入力NAND
セル72−１〜72−４と出力段論理ゲートセル80をｎ＋１
段構成としたものであり、入力数64,出力数ｎ＋１であ
り、ｎ＋１段の128入力ANDゲートセル81−0,81−１〜81
−ｎから構成されている。そして64個の入力信号線の端
子I0〜I63と相補入力信号線の端子▲▼〜▲
▼は第２のアルミ配線層Al2を介して各ゲートの論理セ
ルと接続され、各32入力NANDゲートセルの出力76−１〜
76−４は第３のアルミ配線層Al3を介して出力段論理ゲ
ートセル80と接続されている。 第８図には、本発明をPLAに適用した場合の構成が示
されている。第８図に示されるPLAは入力数が16,ターム
数が64,出力数がｎ＋１のロジツクアレイであり、ANDマ
トリツクス82,ORマトリツクス82′，出力段論理ゲート
セル80′から構成されている。 第１図のANDマトリクス82は、この構成が多入力仕様
に対しても適用可能なことを示すために、64ゲート入力
のANDアレイを構成したものを示しているが、第８図のP
LAでは、便宜上16入力ANDマトリクスを示しており、こ
の場合、NAND（AND）ゲートセルは32入力で構成されて
いる。又、ORマトリツクス82′は４個の32入力NANDゲー
トセル72−１′〜72−４′と出力段論理ゲートセル80′
から成るｎ＋１段の128入力NANDゲートセル81−１′〜8
1−ｎ′から構成されている。そして各部は第１〜第３
のアルミ配線層Al1〜Al3を介して接続されている。なお
黒丸は第１のアルミ配線層Al1と第２のアルミ配線層Al2
とを接続するために、層間絶縁膜にあけられたスルーホ
ールを示し、白い四角は第３のアルミ配線層A13と第２
のアルミ配線層A12とを接続するための層間絶縁膜にあ
けられたスルーホールを示す。ANDマトリックス82にお
ける32入力NANDゲートセル72−１〜72−４には全て共通
に16本の入力信号線用の端子I0〜I15及びそれらの相補
信号線用の端子▲▼〜▲▼が第３のアルミ配
線層A13を介して接続されている。又、32入力NANDゲー
トセルの64個の出力、即ちターム出力O0〜O63及び相補
出力▲▼〜▲▼はスルーホールUCを介して第
３のアルミ配線層Al3で基本セル列と接続され、ORマト
リックス82′のターム入力端子のところでスルーホール
UCを介して第２のアルミ配線層Al2に変換され、ORマト
リックス82′上では第２のアルミ配線層Al2で接続され
ている。又ANDマトリツクス82,ORマトリツクス82′上で
の論理プログラムは前述と同様にして生成され、出力▲
▼〜▲▼は次式の論理式で表わされる。 Xk＝IK or ▲▼ or ‘1' 本実施例においては、第３のアルミ配線層Al3をター
ム信号の配線に用いているため、ANDマトリツクス82とO
Rマトリツクス82間の配線のための特別な領域を必要と
せず、しかもセル配列の規測性も維持できるので、小型
化が可能となると共に、CADによる自動設計が可能とな
る。なお、ターム信号の配線には必ずしもAl3を使う必
要はなく、Al2又は第４のアルミ配線層を使うことも可
能である。なお、Al2を使う場合ANDマトリツクス82内で
Al2の入力信号線とAl2ターム出力信号線が重ならないよ
うに、かつAl2の通れるパス（基本セル列と直角方向）
を確保する必要があるため、占有面積が少し増えるが、
通常をPLAではANDマトリツクス82のターム出力の相補出
力信号端子▲▼〜▲▼は不要であるので、Al
2のパスは確保でき、全体をコンパクトに構成すること
ができる。 〔発明の効果〕 本発明では、複数の基本セルにより、正負論理入力端
子と出力を有する複数の論理ゲート単位セルを互いに隣
接させて論理ゲート単位セル群を形成するとともに、出
力段論理ゲートセルを論理ゲート単位セル群に隣接して
形成し、論理ゲート単位セル群の出力を配線層を介して
出力段論理ゲートセルの入力に接続して多入力論理ゲー
トセルを形成し、論理回路に応じて、複数個の多入力論
理ゲートセルをマトリクス状に規則的に並設したため、
大規模の論理回路を容易に高密度で形成することができ
るとともに、多数の多入力論理ゲートセルを規則的な配
線パターンによって接続することが可能となり、配線の
密度も高めることができる。従って、本発明によれば、
任意の大規模の論理回路を容易にかつ高集積度で製作す
ることができるという効果が得られる。
【図面の簡単な説明】
第１図は本発明に係るANDマトリツクスの構成図、第２
図は従来例の構成図、第３図は他の従来例の構成図、第
４図は本発明に係る基本セルの構成図、第５図は第４図
に示す基本セルの要部拡大構成図、第６図は本発明に係
る多入力論理ゲートセルの構成図、第７図は第６図に示
す８入力NANDゲートセルの具体的構成図、第８図は本発
明に係るPLAの構成図である。 70−１〜70−４……８入力NANDゲートセル、71……４入
力NORゲートセル、72−１〜72−４……32入力NANDゲー
トセル、82……ANDマトリツクス、82′……ORマトリツ
クス、80′……出力段論理ゲートセル。
図は従来例の構成図、第３図は他の従来例の構成図、第
４図は本発明に係る基本セルの構成図、第５図は第４図
に示す基本セルの要部拡大構成図、第６図は本発明に係
る多入力論理ゲートセルの構成図、第７図は第６図に示
す８入力NANDゲートセルの具体的構成図、第８図は本発
明に係るPLAの構成図である。 70−１〜70−４……８入力NANDゲートセル、71……４入
力NORゲートセル、72−１〜72−４……32入力NANDゲー
トセル、82……ANDマトリツクス、82′……ORマトリツ
クス、80′……出力段論理ゲートセル。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 上野 雅弘
日立市久慈町4026番地 株式会社日立製
作所日立研究所内
(56)参考文献 特開 昭61−100947（ＪＰ，Ａ)
特開 昭61−35536（ＪＰ，Ａ)
特開 昭61−198760（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．ソースあるいはドレインを直列接続した複数の第１
導電型MOSトランジスタと、ソースあるいはドレインを
直列接続した複数の第２導電型MOSトランジスタとを相
対配置し、対になる複数の第１導電型、第２導電型MOS
トランジスタのゲート電極はドレイン電流方向と直角に
なるように配列される基本セルを半導体基板のチップ領
域に、複数個規則的に並設するとともに、前記半導体基
板に配線層を積層し、複数の入力信号と複数の出力信号
を有する論理回路が形成される半導体集積回路装置にお
いて、 複数の基本セルにより正論理入力端子、前記正論理入力
端子に対応する負論理入力端子及び出力を有する論理ゲ
ート単位セルを形成するとともに、隣接する複数の前記
論理ゲート単位セルからなる論理ゲート単位セル群を形
成し、 複数の基本セルにより、前記論理ゲート単位セル群の出
力を受け入れる出力段論理ゲートセルを前記論理ゲート
単位セル群に隣接して形成し、前記論理ゲート単位セル
群の出力を前記配線層を介して前記出力段論理ゲートセ
ルの入力に接続することにより、多入力論理ゲートセル
を形成し、 前記論理回路に応じて、複数個の前記多入力論理ゲート
セルをマトリクス状に規則的に並設してなることを特徴
とする半導体集積回路装置。 ２．特許請求の範囲第１項記載の半導体集積回路装置に
おいて、前記入力信号の数に対応する個数の前記多入力
論理ゲートセルが一方向に規則的に並設され、前記出力
信号の数に対応する個数の前記多入力論理ゲートセルが
前記一方向と直角の方向に規則的に並設されることを特
徴とする半導体集積回路装置。 ３．特許請求の範囲第１項記載の半導体集積回路装置に
おいて、前記多入力論理ゲートセルは、ANDマトリツク
スとORマトリツクスを構成し、ANDマトリツクスが入力
側に配置され、ORマトリツクスが出力側に配置され、AN
Dマトリツクスの正負論理端子出力とORマトリツクスの
正負論理端子入力とが配線層を介して接続され、前記AN
Dマトリツクスにおいては、前記入力信号の数に対応す
る個数の前記多入力論理ゲートセルが一方向に規則的に
並設され、前記ORマトリツクスにおいては、前記出力信
号の数に対応する個数の前記多入力論理ゲートセルが前
記一方向と直角の方向に規則的に並設されることを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62072301A JP2807878B2 (ja) | 1987-03-26 | 1987-03-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62072301A JP2807878B2 (ja) | 1987-03-26 | 1987-03-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63237543A JPS63237543A (ja) | 1988-10-04 |
| JP2807878B2 true JP2807878B2 (ja) | 1998-10-08 |
Family
ID=13485309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62072301A Expired - Lifetime JP2807878B2 (ja) | 1987-03-26 | 1987-03-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2807878B2 (ja) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6035536A (ja) * | 1983-08-08 | 1985-02-23 | Hitachi Ltd | 多層配線の製造方法 |
| JPS6135536A (ja) * | 1984-07-28 | 1986-02-20 | Toshiba Corp | 半導体装置 |
| JPS6161437A (ja) * | 1984-09-03 | 1986-03-29 | Toshiba Corp | 半導体集積回路装置 |
| JPS6163039A (ja) * | 1984-09-05 | 1986-04-01 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS61100947A (ja) * | 1984-10-22 | 1986-05-19 | Toshiba Corp | 半導体集積回路装置 |
| JPS61198760A (ja) * | 1985-02-28 | 1986-09-03 | Toshiba Corp | 半導体集積回路 |
| JPH0783093B2 (ja) * | 1986-10-13 | 1995-09-06 | 日本電気株式会社 | マクロロジツクアレ− |
-
1987
- 1987-03-26 JP JP62072301A patent/JP2807878B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63237543A (ja) | 1988-10-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2912174B2 (ja) | ライブラリ群及びそれを用いた半導体集積回路 | |
| KR900008648B1 (ko) | 반도체집적회로장치 | |
| US4688072A (en) | Hierarchical configurable gate array | |
| KR890004569B1 (ko) | 마스터 슬라이스형 반도체장치 | |
| JPH077143A (ja) | 二重バッファベースゲートアレイセル | |
| US20020020857A1 (en) | Gate array layout for interconnect | |
| JPH0434309B2 (ja) | ||
| JPH0480538B2 (ja) | ||
| JP3115787B2 (ja) | ポリセル集積回路 | |
| JP2632420B2 (ja) | 半導体集積回路 | |
| JPH0113222B2 (ja) | ||
| JP2807878B2 (ja) | 半導体集積回路装置 | |
| JPS6056292B2 (ja) | 相補形ｍｏｓ集積回路装置 | |
| US4595940A (en) | Unit cell for integrated-circuit gate arrays | |
| JP2540222B2 (ja) | 集積回路 | |
| JPH10173055A (ja) | セルベース半導体装置及びスタンダードセル | |
| EP0113828B1 (en) | Master slice semiconductor chip having a new multi-function fet cell | |
| JPS6135535A (ja) | マスタ−スライス集積回路装置 | |
| JP2671537B2 (ja) | 半導体集積回路 | |
| KR100222328B1 (ko) | 마스크 프로그램 가능한 게이트 어레이용 기본 셀 설계 | |
| JPH01152642A (ja) | 半導体集積回路 | |
| JPH0362551A (ja) | スタンダードセル及びスタンダードセル列 | |
| JP2679034B2 (ja) | 半導体集積装置 | |
| JPH0815258B2 (ja) | プログラム可能なｃｍｏｓロジツクアレイ | |
| JPH10150175A (ja) | 半導体集積回路およびその製造方法 |