JP2003517213A - 回路選定用蛇紋状導電体トラックを有する集積回路 - Google Patents

回路選定用蛇紋状導電体トラックを有する集積回路

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ルーン、エイチ．ジェンセン
イブ、デュフォール
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Abstract

(57)【要約】 集積回路は、複数の導電体層を通って延在し、第１及び第２の回路素子に結合された端部を有する蛇紋状導電体トラックを有し、両端部は、導電体層の相対向する最外層内にある。該蛇紋状導電体トラックは、（ｉ）連続的かつ電気的に第１及び第２の回路素子を結合するか、又は（ｉｉ）第１及び第２の導電体要素が電気的に結合されていないように不連続にするかのいずれかに選択的に形成することができる。後者の場合、不連続部を導電体層の一つに形成することができ、またブリッジ導電体トラックが、蛇紋状導電体トラックに結合され、かつ第１及び第２の回路素子のいずれかをバイパスする導電体層の一つに形成される。この構成は、回路変更をどの導電体層内でも行えるという利点を有する。このことは、モジュールＩＤ回路の実装において特別の有用性を有し、そしてモジュールＩＤ回路の出力を変更して集積回路内の回路修正を反映させることが望ましい。その出力を変えるためのモジュールＩＤ回路内の変更は、回路修正を行うのに用いられる導電体層と同じ導電体層内において行うことができ、そのため回路変更を実施するのに使われるマスクの変更以外は、追加的なマスクの変更は必要ない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、概して、集積回路内の回路素子間の導電体の経路設定に関する。特
に、本発明は、集積回路内のいずれか一つの導電体層の回路動作の変更を容易に
する構造及び方法に関する。
【０００２】
【従来の技術、及び、発明が解決しようとする課題】
集積回路（ＩＣ）は通常、基板と、トランジスタ、抵抗、キャパシタ等の多数
の回路素子を含む、基板上の活性領域と、多数の導電体層及び該導電体層間に散
在する絶縁層を有する、活性領域に隣接する領域とを有する。該導電体層は、そ
れぞれ、素子間の信号経路設定はもちろん、回路素子に電力を供給するのに使わ
れる多数の導電体トラックを含む。
【０００３】 集積回路の設計や検査中、あるいはＩＣが製品になった後で、しばしば、不良
箇所を除去するために回路動作を修正したり、あるいは回路動作を向上させるこ
とが必要になる。最も厳しい場合には、該変更は、基板上の回路素子の中身及び
配置を決めるマスクに対する変更を要する。しかし、設計者は、潜在的な問題を
考えて、該問題に対処するための十分な量の回路素子を集積回路上に含めている
。例えば、設計者は、信号経路設定におけるタイミングの問題を除去するために
、バッファ回路素子の選択を含めることができる。このため、修正を実行するよ
うにある回路素子の切断及び／又は結合を行うように導電体経路設定を変更する
ことが問題である。
【０００４】 さらに、多くのチップ・デザインは、ソフトウェアによって読取り可能な識別
（ＩＤ）モジュールを組み込んでいる。該モジュールＩＤの目的は、ソフトウェ
アがハードウェアを識別し、かつ該ＩＤに基づいてチップ及び対応するソフトウ
ェアを構成できるようにすることである。チップ・デザインに関するシステムに
研究が進展するにつれて、試験済みの回路モジュールがＩＣ内に埋込まれると、
各モジュールが対応するＩＤモジュールを有することが望ましい。
【０００５】 特定のモジュールに対する回路の修正・向上を行う場合には、一般に、ソフト
ウェアが、変更を反映した異なるＩＤコードを読取れるように、モジュールＩＤ
回路の出力を変更することが好ましい。
【０００６】 ＩＤモジュールの従来の実装は、モジュールＩＤレジスタのレジスタ転送レベ
ル（ＲＴＬ）実装によってなされる。他の実装においては、該ＩＤモジュールは
レジスタではなく、ソフトウェアによって読取れる簡単な定数である。この定数
の場合には、ＩＤは、一つ又はそれ以上の導電体層内の経路設定を変えることで
は変更できず、ＩＤの変更を実行するために、新しいマスクセットが必要となる
。このことは、新しいマスクを生成するための時間によるスケジュールのずれの
点、及びマスクセットのコストの点で費用を要する。
【０００７】 他の実装は、モジュールＩＤの値を、金属層内の経路設定の変更を介して修正
することができる。しかし、これらの公知の技術においては、要求される経路設
定の変更は、通常、モジュールＩＤの修正を要する回路修正を実行するのに用い
られる層とは異なる層内にある。すなわち、追加のマスク変更が必要とされる。
【０００８】
【課題を解決するための手段】
概して、本発明の一つの態様によれば、集積回路は、複数の回路素子と、該回
路素子に接続された複数の導電体トラックとを含み、複数の導電体トラックは、
複数の導電体層のスタック内に配置され、該スタックは、対向する第１及び第２
の最外導電体層によって画定されている。一つのセルは、第１の最外導電体層内
の第１の端部と、対向する第２の最外導電体層内の対向する第２の端部とを有す
る蛇紋状導電体トラックを含む。該蛇紋状トラックは、第１の端部から第２の端
部まで最外導電体層間のいくつかの導電体層を通って連続的に伸びている。該蛇
紋状トラックはまた、蛇紋状導電体トラックのトラック部分を繋ぐカップリング
を含み、該カップリングは、導電体層の中の蛇紋状トラックの範囲に沿って互い
違いに横方向にずれている。蛇紋状導電体トラックの第１の端部は第１の回路素
子に繋がれ、第２の端部は第２の回路素子に繋がれている。さらに、集積回路は
、（ｉ）第１の回路素子と第２の回路素子との間に連続する電気的経路を形成す
る蛇紋状導電体経路と、（ｉｉ）第１及び第２の回路素子が互いに連結されない
ように導電体層のうちの一つの中に不連続部を有する蛇紋状導電体経路とのいず
れか一つを有し、該集積回路はさらに、上記不連続部と同じ導電体層内に、第１
の回路素子と第２の回路素子にバイパスを形成するために蛇紋状導電体トラック
を繋ぐブリッジ導体トラックを有する。
【０００９】 ２つの回路素子の間に配置された蛇紋状導電体トラックは、どのようにこれら
の２つの回路素子を互いに切り離すかにおいて大きな柔軟性を与える。特に、該
トラックは総ての導電体層を貫いて伸びているので、該２つの回路要素は、後に
、蛇紋状トラックが通っている何れかの導電体層内に不連続部を形成することに
よって互いに切り離すことができる。さらに、２つの回路素子のうちの一つは、
同じ導電体層内に配置されたブリッジ導電体トラックを用いてバイパスを形成す
ることができる。このことは、２つの回路素子の機能性は、一つの導電体層にお
ける変更で変えることができ、それはいずれかの金属層の中で達成できるという
ことを意味する。別法として、２つの回路素子は、初めから切り離すことができ
、後に互いに繋ぐ修正が可能である。
【００１０】 本発明の他の態様においては、ＩＣ内のＩＤモジュールは、第１及び第２の回
路素子及び蛇紋状トラックを有する上述のセルによって構成されている。該回路
素子は、インバータのような論理ゲートである。該ＩＤモジュールは、それぞれ
が共通の論理信号を受ける入力を有する複数のセルを並列に含むことができる。
セルが等しく構成されている場合、各セルの出力は等しい。しかし、セル群の出
力は、セルの構成を制御することによって選択することができ、それはいずれか
の導電体層内で行うことができる。さらに、ある導電体層における経路設定を変
更することによって、集積回路の他の部分で回路修正を行う場合、ＩＤモジュー
ルのセルの出力は、同じ導電体層内で修正することができる。すなわち、回路変
更及びＩＤモジュールの変更は、単一のマスクのみに対する変更で実行すること
ができる。このことは、ＩＤモジュールに対する変更を簡略化すること、及びマ
スクのコストを低減することにより、ＩＣに帰するコストを低減する。
【００１１】 また、本発明は、上述の構造を有するＩＣを製造する方法に関する。
【００１２】 本発明のこれら及び他の目的、特徴及び効果は、例示であり非限定的な以下の
詳細な説明及び図面から明らかになるであろう。
【００１３】
【発明の実施の形態】
図１は複数の回路モジュール１０１、１０３、１０５を有するＩＣ１００を示
す。各回路モジュールは対応するモジュールＩＤ回路１０１Ａ、１０３Ａ、１０
５Ａを有する。回路１０７は、各モジュールＩＤ回路に論理信号を供給する。該
モジュールＩＤ回路は、各モジュールＩＤ回路が外部素子によって読み取ること
ができるように、ＩＣの外部ピンに繋がれている。
【００１４】 図２は、複数のセル（２００１−２００ｎ）を有する具体例としてのＩＤ回路
１０１Ａの回路図である。各セルは、入力（２０５１−２０５ｎ）、第１の回路
素子（２０１１−２０１ｎ）、第２の回路素子（２０３１−２０３ｎ）及び出力
（２０７１−２０７ｎ）を有する。各回路素子は、インバータの形をとる論理ゲ
ートである。セルは、入力２０５で総てのセルに印加された共通の論理信号に応
じて、出力２０７で識別コードを生成する。例えば、ｎ＝５で論理“０”が各入
力２０５に印加された場合、各セルは単純にバッファとして構成されているので
、ＩＤコード出力は（０００００）となる。該コードを変更するためには、一つ
又はそれ以上のセルを、インバータの一つをバイパスするように構成する。図２
は、点線のブリッジ導電体２０９１で示すように、随意に第１のインバータ２０
１１をバイパスするように構成されているセル２００１を示す。別法として、ブ
リッジ導電体は、セル２００５に対して点線の導電体２０９５で図示するように
、第２のインバータをバイパスすることができる。第１及び第５のセルをこのよ
うに変更して入力が同じ場合、出力は（１０００１）となる。一般に、３２ビッ
トのＩＤを形成するための３２個のように、より多くのセルを各ＩＤモジュール
内に含ませることができる。
【００１５】 図１は各回路モジュールに対してそれぞれ一つのＩＤモジュールを有する回路
モジュールを示すが、これは一つのチップ実装上のシステムのためのものである
。他の適用のためのＩＣは、ＩＤモジュールを有する回路モジュールのうちのい
くつかのみ、あるいは該ＩＣに対して単一のＩＤモジュールのみを有することが
できる。
【００１６】 従来から良く知られているように、一般に、個々の回路素子は、集積回路の基
板の上部に形成されている。信号経路設定のための電位源を形成するための個別
のトランジスタ、抵抗、キャパシタへの接続は、複数の層内に配置された導電体
トラックを用いて完成される。該導電体トラックは、通常、アルミニウム又は銅
の合金等の金属からなる。上記導電体層は、多数の例のうちの一つとしての酸化
シリコンのような電気的絶縁層によって分離されている。
【００１７】 図３（Ａ）乃至図３（Ｅ）は、側面断面図における導電体層レベルでのセル２
００１の様々の実施形態を示し、図４（Ａ）乃至図４（Ｅ）は、対応する平面概
略図である。セルは、図３中において、第１の最外導電体層ｍ１、第２の最外導
電体層ｍ６及び間に介在する４つの導電体層ｍ２乃至ｍ５によって画定された６
つの導電体層を有するものとして見ることができる。なお、間に介在する絶縁層
は簡単のため図示していない。接続点Ａ、Ｂ及びＤは、ビアＶＡ１乃至ＶＡ５に
よって接続点Ａに、ビアＶＢ１乃至ＶＢ５によって接続点Ｂに、及びビアＶＣ１
乃至ＶＣ５によって接続点Ｃにそれぞれ形成された「積層ビア」（stacked vias
）によって形成されている。本願明細書で用いられている「積層ビア」は、複数
の異なる層内の導電体を相互接続する、複数の位置合わせされたビアを意味する
。あるプロセス／レイアウトソフトウェアは、このことができず、このようなプ
ロセスにおいては、該ビアは互いに位置合わせされない。すなわち、本実施形態
においては、接続はいずれかの導電体層内の接続点Ａ、Ｂ及びＤで形成すること
ができる。インバータ２０１１の入力Ｉ１ｉは、導電体層ｍ６でトラックＴＡ６
によって接続点Ａに接続されると共に、その出力Ｉ１ｏは導電層ｍ６内でトラッ
クＴＢ６によって接続点Ｂに接続されている。同様に、第２のインバータ２０３
の出力Ｉ２ｏは、上部導電層ｍ６でトラックＴＤ６によって接続点Ｄに接続され
ている。
【００１８】 接続点Ｃは、第１のインバータ又は第２のインバータを、その出力を変更して
セル出力及びモジュールＩＤを変更するための製造中に、電気的にバイパスする
ことができる特別な構成を有する。該接続点Ｃは、接続点Ｂに接続された上部導
電体層ｍ６内の一端部Ｃ１と、下部導電体層ｍ１内の第２のインバータの入力Ｉ
２ｉに接続された第２の端部Ｃ２とを有する蛇紋状導電体トラックＳＣＴによっ
て形成されている。該トラックＳＣＴは、層ｍ６内の端部Ｃ１から層ｍ５、ｍ４
、ｍ３、ｍ２内の連続する導電体トラックを通って下部導電体層ｍ１の第２の端
部Ｃ２にまで伸びている。層ｍ６、ｍ５のトラック間の接続はビアＶＣ５によっ
て形成され、連続する下層のトラック間の接続は、ＶＣ４、ＶＣ３、ＶＣ２及び
ＶＣ１によって形成されている。図３（Ａ）に示すように、ビアＶＣ５、ＶＣ３
及びＶＣ１はＶＣ２及びＶＣ４から横方向にずれており、２つの横方向に離間し
たビアの段を形成する。すなわち、図３に示すように、接続点Ｃは、端部Ｃ１か
ら層ｍ６内のトラック部分ＴＣ６を横切り、トラック部分ＴＣ５の方へビアＶＣ
５を通り、ビアＶＣ４の方へトラック部分ＴＣ５を後方へ横切り、ビアＶＣ４を
通ってトラック部分ＴＣ４を横切ってビアＶＣ３を通り、導電体層ｍ３内のトラ
ック部分ＴＣ３を後方に横切り、ビアＶＣ２を通ってトラック部分ＴＣ２を横切
り、ビアＶＣ１を通って層Ｍ１内のトラック部分ＴＣ１を端部Ｃ２まで横切るよ
うに伸びる蛇門状又はジグザグ状の経路によって形成されている。他の接続点と
異なる接続点Ｃの構造の重要性は、連続する横方向にずれたビアＶＣ５、ＶＣ４
、ＶＣ３、ＶＣ２及びＶＣ１間にトラック部分ＴＣ５、ＴＣ４、ＴＣ３、ＴＣ２
を備えているということである。これらの部分及びトラック部分ＴＣ６及びＴＣ
１は、いずれかの導電体層内で第１のインバータの出力を第２のインバータの入
力から切り離すために、製造中にギャップを設けることができる。
【００１９】 図３Ａの構成においては、第１及び第２のインバータは直列に繋がっている。
ＩＤコードを生成するための論理信号は、いずれかの導電体層の接続点Ａにおい
て入力することができる。積層ビアＶＡ１乃至ＶＡ５により、論理信号は、トラ
ックＴＡ６上でインバータ２０１の入力Ｉ１ｉに供給される（図４（Ａ）も参照
）。反転された論理信号がインバータ２０１１の出力で生成される。図３Ａに示
すように、トラックＳＣＴは連続的な電気的経路を形成するので、該トラックＳ
ＣＴは反転されたインバータ２０１１の出力をインバータ２０３１の入力に供給
する。インバータ２０３の出力は接続点Ｄで生成される。このように構成された
セルの出力は、入力と同じとなる。
【００２０】 モジュール１０１の回路に対して変更が必要であると仮定すると、この変更は
、導電層ｍ３内のある導電体の経路設定を変更することにより行われる。導電層
ｍ３内の導電体の経路設定を変更するには、所望の経路設定を生成するための新
しいマスクを形成する必要がある。回路モジュール１０１内の変更を反映させる
ためには、モジュールＩＤコードも変更することが好ましい。このことは、ＩＤ
モジュール１０１Ａを作るセル２００１乃至２００ｎの一つ又はそれ以上を変更
することにより達成される。本発明によるＩＣは、ＩＤモジュールの必要なセル
の修正を、同じ導電体層内（この場合層３）で、かつ回路モジュール内の変更を
行うために用いられるマスクと同じマスクで行うことを可能にする。このことは
、一つ以上の新しいマスクの作成の必要性を回避する。このことは、修正が必要
なセルの蛇紋状導電体トラックＳＣＴのトラック部分のうちの一つの中に不連続
部を形成することによって、ＩＣの製造中に行われる。図３Ｂの実施形態におい
ては、該不連続部は、第１のインバータの出力Ｉ１ｏを第２のインバータの入力
Ｉ２ｉから切り離すために形成されている。さらに、該不連続部が形成されるト
ラック部分の一端は、入力信号が第２のインバータの入力に供給されるように接
続点Ａに結合されなければならない。
【００２１】 図３（Ｂ）において、トラック部分ＴＣ３は、ギャップＧ３の形で不連続部を
備えている。トラック部分ＴＣ３の一端部ＴＣ３１は、導電体層３内で端部ＴＣ
３１から接続点Ａの導電体トラックＴＡ３まで延在する（図４（Ｂ）参照）ブリ
ッジ導電体トラックＢＴ３を設けることによって、接続点Ａに接続されている。
トラックＴＡ６とトラックＴＢ６とトラックＴＣ６との接続は、それらの導電体
トラックが信号経路を形成しないことを示すための点線で示されているように、
物理的に残る。論理入力信号がトラックＴＡ６に供給されると、その信号経路は
、トラックＴＡ６からビアＶＡ５、ＶＡ４を通り、ビアＶＡ３、ブリッジトラッ
クＢＴ３から点ＴＣ３１と通り、トラック部分ＴＣ２を横切ってビアＶＣ１を通
り、その端部Ｃ２がインバータ２０３の入力に結合されたトラックＴＣ１を後方
へ横切るまでに達する。このようにセル２００１は、図３（Ａ）、図４（Ａ）の
バッファ構成からインバータ構成に変更される。
【００２２】 図３（Ｃ）及び図４（Ｃ）は、ギャップＧ１をトラック部分ＴＣ１に設け、ブ
リッジトラックＢＴ１を同じ導電体層ｍ１の中において、第１のインバータの周
辺に、トラックＴＡ１での接続点Ａから端部Ｃ２まで設けることによって同様の
変更を最下層ｍ１にどのように行うかを示す。この場合、接続点Ａからの接続は
、本質的にトラックＳＣＴを迂回する。
【００２３】 図３（Ｄ）及び図４（Ｄ）は、蛇紋状トラックＳＣＴが、この場合インバータ
２０３１である第２のセル素子をバイパスするのに用いられる代替の実施形態を
示す。図３（Ｄ）において、インバータ２０１１の出力をインバータ２０３１の
入力から切り離すギャップＧ５が導電体トラックＴＣ５内に配置される。インバ
ータ２０３１は、ブリッジトラックＢＴ５を同じ導電体層ｍ５内に設けることに
よってバイパスされる。従って、信号経路は、接続点Ａからインバータ２０１１ を通ってトラックＴＢ１、ＴＣ１を横切り、ビアＶＣ５を通って、ビアＢＴ５を
介して接続点Ｄに結合されている点ＴＣ４１まで達する。
【００２４】 図３（Ｅ）及び図４（Ｅ）は、同様に、バイパスされているが、第１のインバ
ータからの異なる信号経路を有する第２のインバータを示す。この場合、トラッ
クＳＣＴの端部Ｃ２は、トラックＴＢ１に結合されており、端部Ｃ１は第２のイ
ンバータ２０３の入力に結合されており、これは上述の実施形態とは正反対であ
る。蛇紋状導電体トラックの端部Ｃ１は、ビアＶＢ５、ＶＢ４、ＶＢ３、ＶＢ２
、ＶＢ１を通って第１の導電体層ｍ１において第１のインバータの出力に結合さ
れている。点ＴＣ２１は、第２の導電層内でブリッジトラックＢＴ２を介して接
続点Ｄに結合されている。
【００２５】 上述の実施形態は、本発明による蛇紋状導電体トラックの柔軟性を示している
。一端を第１の最外導電体層において一方の回路素子に結合し、他端を第２の反
対側の最外導電体層において他方の回路素子に結合すれば、該蛇紋状トラックは
、最外導電体層内の２つの素子と、間に介在する導電体層との間の電気的結合を
絶つのに用いることができる。そして、ブリッジトラックを、セルの第１及び第
２回路素子のいずれかをバイパスするために同じ導電体層内に配置することがで
きる。
【００２６】 蛇紋状導電体トラックのビアの代替の配置は、いずれかの導電体層内にギャッ
プを形成できるビアの間に横方向のスペースを備える。しかし、トラックの軌跡
は非常に小さく、技術に依存する。例えば、偶数個及び奇数個のビア間の間隔は
、０．１８ミクロン・プロセスの場合０．２６μと小さくできる。好ましくは、
該ビアは２段に配置されるが、間隔は重要ではなく、他の構成を用いることがで
きる。
【００２７】 本発明は、実施形態に示す層の数に限定されず、それ以上又はそれ以下、及び
偶数個又は奇数個の導電体層を用いた製造技術に適用できる。また、好ましくは
、最外導電体層は、総ての導電体層のうちのいずれかに生ずる回路修正を可能に
するために、ＩＣ上の総ての導電体層の境界となる。しかし、より多くの導電体
層を有するＩＣを含む技術が発展するにつれて、蛇紋状トラックがＩＣ上の総て
の導電体層よりも少ないところまで広がる場合に、十分な柔軟性が、ある目的の
ために達成されることが可能となる。
【００２８】 上述の説明から、セルは最初から回路素子をバイパスし、後のＩＣに対する修
正において、第１及び第２のインバータを共に電気的に結合するように、ブリッ
ジ導電体トラックを除去してギャップを消去するような状態で構成できることを
理解すべきである。
【００２９】 ブリッジ導電体が接続点Ａに接続された図３（Ａ）乃至図３（Ｃ）に示す実施
例において、接続点Ｂ、Ｃ及びＤは積層ビアを必要としないこと、あるいは接続
点Ｂ、Ｄの異なる層内の導電体が電気的に接続されていることは明らかである。
接続点Ａ内のいずれかの層が、（不連続部を有する）接続点Ｃ内の同じ層からの
ブリッジ導電体に対して利用できることが必要である。同様に、図３（Ｃ）、図
３（Ｄ）の実施形態においては、接続点Ｄのみが積層ビアを必要とする。該積層
ビアは、総ての実施形態において、接続点Ａ、Ｂ及びＤに見られるが、一般にセ
ル素子はセルライブラリ内で均一性の観点から標準化されているので、論理素子
の両端は積層ビアにより総ての導電体層内で利用できることが有利である。
【００３０】 インバータは論理ゲートとして示してきたが、他の論理ゲートも同様に用いる
ことができる。
【００３１】 上述の構成及び方法は、２つの回路素子の接続を複数の導電体層のうちのいず
れかの中において変更するのが好ましい場合を除いて、モジュールＩＤ回路の利
用に限定されない。例えば、一つの回路の第１の部分での変更が、回路の第２の
部分での変更を要するために予見された場合、該変更が同じ導電体層内で、回路
の第１の部分での変更と同じマスクを用いて行えるように、回路の第２の部分内
に蛇紋状構造を含めることが好ましい。
【００３２】 経路設定ソフトウェアが、導電体トラックを種々の導電体層内に配置するのに
使われることは、従来技術においては理解されよう。一般に、該ソフトウェアは
、ビアを例えば接続点Ａ、Ｂ及びＤに位置合わせするように設計されている。従
って、レイアウト・エンジニアは、蛇紋状トラックを形成するために、該ソフト
ウェアのこの機能性を固くブロックしなければならない。また、ＩＣの第１のバ
ージョンにおけるセルの最初のレイアウトは、通常のソフトウェア経路設定ツー
ルをセルの経路設定から避けるために、総ての導電体層内に防御層を備えなけれ
ばならない。このことは、金属修正がどの金属層内でも利用できることを保障す
る。
【００３３】 本発明が実施される技術は重要でなく、標準的なバイポーラ又はＣＭＯＳプロ
セスならば何でも用いることができる。
【００３４】 本発明の好適な実施形態を示し、説明してきたが、当業者は、本発明の主題及
び精神、請求の範囲に定義された範囲を逸脱することなく、それらの実施形態内
で変更が可能であることが認識されよう。
【００３５】 本発明の多くの特徴及び効果は詳細な明細書から明らかであり、添付されたク
レームにより、本発明の真の意図及び範囲の中に含まれる総ての特徴及び効果が
包含される。当業者は多数の変形及び変更が難なく思い浮かぶので、明示し説明
した正確な構成及び動作に本発明を限定することは望ましくなく、従って、本発
明の範囲内に含まれる、総ての適当な変形及び同等物を採ることができる。
【図面の簡単な説明】
【図１】 多数の回路モジュール及び対応するＩＤモジュールを有する集積回路の概略図
である。
【図２】 本発明による識別モジュールのセルの具体例を示す図である。
【図３Ａ】 図２のセルの導電体経路設定の種々の実施形態を示す概略側面断面図である。
【図３Ｂ】 図２のセルの導電体経路設定の種々の実施形態を示す概略側面断面図である。
【図３Ｃ】 図２のセルの導電体経路設定の種々の実施形態を示す概略側面断面図である。
【図３Ｄ】 図２のセルの導電体経路設定の種々の実施形態を示す概略側面断面図である。
【図３Ｅ】 図２のセルの導電体経路設定の種々の実施形態を示す概略側面断面図である。
【図４Ａ】 図３（Ａ）に対応する概略平面図である。
【図４Ｂ】 図３（Ｂ）に対応する概略平面図である。
【図４Ｃ】 図３（Ｃ）に対応する概略平面図である。
【図４Ｄ】 図３（Ｄ）に対応する概略平面図である。
【図４Ｅ】 図３（Ｅ）に対応する概略平面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 イブ、デュフォール オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ Ｆターム(参考） 5F038 CD05 EZ20 5F064 BB02 BB07 EE23 EE26 EE27 EE60 FF04 FF48 【要約の続き】 れるマスクの変更以外は、追加的なマスクの変更は必要 ない。

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 複数の回路素子と、 前記回路素子に接続された複数の導電体トラックであって、前記複数の導電体
    トラックが複数の導電体層のスタック内に配置され、前記スタックが、対向する
    第１及び第２の最外導電体層によって画定されている複数の導電体トラックと、 セルであって、 （ｉ）前記第１の最外導電体層内の第１の端部と、（ｉｉ）対向する第２の最
    外導電体層内の対向する第２の端部であって、蛇紋状トラックが前記第１の端部
    から第２の端部まで最外導電体層間のいくつかの導電体層を通って連続的に延在
    している第２の端部と、（ｉｉｉ）導電体層の中の蛇紋状トラックの範囲に沿っ
    て互い違いに横方向にずれているカップリングであって、前記蛇紋状導電体トラ
    ックの第１の端部が第１の回路素子に結合され、第２の端部が第２の回路素子に
    結合されているカップリングと、 （ｉ）前記第１の回路素子と前記第２の回路素子との間に連続する電気的経路
    を形成する蛇紋状導電体経路と、（ｉｉ）前記第１及び第２の回路素子が互いに
    結合されないように導電体層のうちの一つの中に不連続部を有する蛇紋状導電体
    経路とのいずれか一つとを有する蛇紋状導電体トラックを含むセルとを備え、か
    つ、前記不連続部と同じ導電体層内に、前記第１の回路素子と前記第２の回路素
    子とにバイパスを形成するために前記蛇紋状導電体トラックを結合するブリッジ
    導体トラックをさらに含むことを特徴とする集積回路。
  2. 【請求項２】 ビアが導電体層間のカップリングを形成することを特徴とする請求項１に記載
    の集積回路。
  3. 【請求項３】 識別回路の前記第１及び第２の回路要素が論理ゲートを備えていることを特徴
    とする請求項１に記載の集積回路。
  4. 【請求項４】 前記集積回路のための識別コードを生成する識別モジュールをさらに備え、前
    記識別モジュールが前記セルからなることを特徴とする請求項１に記載の集積回
    路。
  5. 【請求項５】 前記識別モジュールが複数の前記セルを並列に含むことを特徴とする請求項４
    に記載の集積回路。
  6. 【請求項６】 前記集積回路が、前記各セルに論理信号を供給する回路をさらに有し、前記識
    別モジュールが、各セルの第１の回路素子と第２の回路素子とが前記蛇紋状導電
    体トラックによって直列に結合されているか又は前記蛇紋状導電体トラックによ
    って結合されていないかに依存して識別コードを生成することを特徴とする請求
    項５に記載の集積回路。
  7. 【請求項７】 前記蛇紋状導体トラックが、前記集積回路上の総ての導電体層を通って延在し
    ていることを特徴とする請求項１に記載の集積回路。
  8. 【請求項８】 複数の回路素子と、前記回路素子に接続され、複数の導電体層のスタック内に
    配置された複数の導電体トラックとを含む集積回路の製造方法であって、前記ス
    タックが、対向する第１及び第２の最外導電体層によって画定されている方法に
    おいて、 （ｉ）第１の回路素子に結合された、前記第１の最外導電体層内の第１の端部
    と、（ｉｉ）第２の回路素子に結合された、対向する第２の最外導電体層内の対
    向する第２の端部であって、蛇紋状トラックが前記第１の端部から前記第２の端
    部まで最外導電体層間のいくつかの導電体層を通って連続的に延在している、第
    ２の端部と、（ｉｉｉ）連続する導電体層間のカップリングであって、導電体層
    の中の蛇紋状トラックの範囲に沿って互い違いに横方向にずれているカップリン
    グとを有する蛇紋状導電体トラックを設けることによってセルを形成することと
    、 （ｉ）前記第１の回路素子と第２の回路素子との間に連続する電気的経路を有
    する蛇紋状導電体経路を形成することと、（ｉｉ）前記第１及び第２の回路素子
    が互いに結合されないように導電体層のうちの一つの中に不連続部（Ｇ３）を有
    する蛇紋状導電体経路を形成することとのうちのいずれか一つと、さらに、前記
    不連続部と同じ導電体層内に、前記第１の回路素子と第２の回路素子とにバイパ
    スを形成するために前記蛇紋状導電体トラックを結合するブリッジ導体トラック
    を形成することと、を備えたことを特徴とする方法。
  9. 【請求項９】 前記蛇紋状導電体トラック内にカップリングを形成するためのビアを設けるこ
    とを含むことを特徴とする請求項８に記載の方法。
  10. 【請求項１０】 識別モジュールの前記第１及び第２の回路素子として論理ゲートを形成するこ
    とを含むことを特徴とする請求項８に記載の方法。
  11. 【請求項１１】 前記第１及び第２の回路素子のそれぞれとしてインバータを形成することを含
    むことを特徴とする請求項８に記載の方法。
  12. 【請求項１２】 識別モジュールを形成するための複数のセルを設けることと、 前記複数のセルのそれぞれの第１の入力に論理信号を供給する回路を設けるこ
    とと、 前記各セル内の識別モジュールの出力を、（ｉ）前記第１の回路素子と前記第
    ２の回路素子とを結合することと、（ｉｉ）前記第１の回路素子と前記第２の回
    路素子とのうちの一つをバイパスすることとのうちの一つを選択することによっ
    て制御することと、をさらに含むことを特徴とする請求項８に記載の方法。
  13. 【請求項１３】 前記導電体層のうちの一つを変更して、前記セルに含まれていない回路素子の
    動作を変更することと、 前記導電体層のうちの一つの中の前記蛇紋状トラック及び前記ブリッジ導電体
    トラック内に前記不連続部を形成することと、をさらに含むことを特徴とする請
    求項８に記載の方法。
  14. 【請求項１４】 前記蛇紋状導電体トラックが、前記集積回路上の総ての導電体層を通って延在
    していることを特徴とする請求項８に記載の方法。
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