JPH0457364A - 半導体集積回路装置及びその論理修正方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に適用して有効な技術に
関するもので、特に多数の積層配線層を備える半導体集
積回路装置に適用して有効な技術に関するものである。

〔従来技術〕

多数の積層配線層を備える半導体集積回路装置としてマ
スクスライス方式を採用する半導体集積回路装置、例え
ばゲートアレイが知られている。

マスクスライス方式では、予め半導体基板上にＭ　Ｉ　
Ｓ　Ｆ　Ｅ　Ｔ　　（Ｍｅｌａｌ−１ｎｓｕｌａｌｏ＋
−３ｅｍｉｃｏｎｄｕｃｔｏ＋−Ｆｉｅｌｄ−Ｅｆｆｅ
ｃｌ−Ｔ＋ａｎｓｉｓｆｏ＋）、　Ｂｉｐｏｌａｒ　ｔ
ｒａｎｓｉｓｔｏｒ。

或はＢ　ｉ−ＣＭＯＳ　（Ｂｉｐｏｌａ＋　Ｃｏｍｐｌ
ｅｍｅｎｔａｒｙ　ＭｅｌａＯｘｉｄｅ　Ｓｅｍ１ｃｏ
ｎｄｕｃｌｏ＋　）等からなるヘーシソクセルを行列状
に形成するマスク工程と称される工程を行なった後に該
ウェーハ（マスタウェーハ）をストックしておき、後の
ユーザー仕様（顧客要求）に応じて、スライス工程と称
される工程において該ストックされたマスタウェーハ上
に配線層を形成、積層し、論理回路やメモリ　（Ｒａｎ
ｄｏｍ　ＡｃｃｅｓｓＭｅｍｏ！ｙ　（ＲＡＭ）、　Ｒ
ｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ　（ＲＯＭ））を構成
するものである。

つまり、マスクスライス方式を採用する半導体集積回路
装置は行列状に規則的に配列されたヘーシノクセル（基
本セル）内及びベーシックセル間を複数層の配線で結線
している。この結線により、論理素子が構成され、論理
素子間を結線することで論理回路が構成される。論理素
子は、ＮＡＮＤ。

ＮＯＲ等の論理ゲート、フリップフロップ回路ラッチ回
路等を含んでいる。この種のマスクスライス方式を採用
する半導体集積回路装置は結線パターンを変更するだけ
で種々の論理回路を構成することができるので、短期間
内に多品種のものを開発することができる特徴がある。

前記マスクスライス方式を採用する半導体集積回路装置
に施す結線はコンピュータを使用した自動配置配線シス
テム（ＤＡ　：　Ｄｅｓｌｇｎ　Ａｕｔｏｍ８ｔｉｏｎ
）で形成されている。

論理素子はマクロセルとして、また、各マクロセルごと
にベーシックセル内結線パターン、デイレイパラメータ
、シンホル図等の情報がＤＡに登録されている。ＤＡは
、論理シュミレーション。

自動レイアウト、メモリ内部回路決定等を実行する。

〔発明が解決しようとする課題〕

本発明者は、上記スライス工程においては、論理構成（
論理回路）に誤まりがあった場合なと、配線を修正しな
ければならなくなる場合が往々にして生じるが、この場
合には、下層から上層までの配線層全層のマスクを作り
直して修正を行なわなければならないので、修正が煩雑
となり、早急な修正が困難であるといった問題点を見出
した。

論理構成を修正する１つの方法が、特開昭６１−１２５
０４５号に開示されている。この引用例には、配線チャ
ネル領域上の各配線層に、配線チャネル領域の一端から
他端まで延在する修正用配線を、信号配線間に設け、こ
の修正用配線によって論理構成の修正を行なう技術が記
載されている。

また、近年においては、配線の多層化が進んでおり、配
線層数が多い製品が増えてきているが、配線層数が多い
製品はど修正する配線層の数が多くなり、修正時間（期
間）が長くなるので、早急な修正はより困難である。特
に、ＯＳ　（Ｏｐｅｒａｌ　ｉｎｇ−ｓｙｓｔｅｍ　）
を動作させた後に見つけ出された論理構成の誤まりを修
正する場合には、修正時間が長くなる。

なお、結線パターンを変更して論理構成を修正する別の
方法が、特開昭６０−７９７４６号に記載されている。

この引用例には、半導体装置の回路素子に接続される信
号線の少なくとも一部を配線層の最上層として構成し、
この最上層部位において配線を切断又は接続することで
論理構成を修正する技術が記載されている。

この技術では、最上配線層−層のみで結線パターンを変
更するため、配線修正の自由度が小さく、最悪の場合、
論理修正ができない場合が生じる。

また、修正により配線長か長なり、ｄｅｌａｙ’　ｌｉ
ｍｅか大きくなる場合か生じ、二の場合、回路動作の信
頼性が低下する。つまり、修正できる論理修正の範囲（
論理修正の自由度）が限定される。

また、２層配線構造のマスタースライス方式の半導体集
積回路において、未使用の論理ケートを予め設けておき
、最終（最上層）の配線層のみて結線パターンを変更し
、論理修正を行なう技術については、特開昭５９−１８
１６４３号に記載されている。

本発明は係る問題点に鑑みなされたものであって、配線
層数に拘らず、短時間（短期間）にて配線層の修正を行
ない得る半導体集積回路装置を提供することを目的とし
ている。

また、本発明の他の目的は、半導体集積回路装置におい
て、論理構成の修正（論理修正）の自由度を向上するこ
とが可能な論理修正方法を提供することにある。

また、本発明の他の目的は、論理構成を修正した半導体
集積回路装置の信頼性を向上することが可能な技術を提
供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

（１）多数の積層配線層を備える半導体集積回路装置に
おいて、該配線層の修正を上層の配線層のみで行ない得
るよう積層配線層を構成したものでおる。

また、論理素子間を接続する配線の一部が上層の配線層
を通るように構成したものである。

さらに、未使用の論理素子（他の論理素子と結線されて
いない未使用の論理素子）を設けておき、未使用の論理
素子の入出力端子を上層の配線層にそれぞれ引き出すよ
うに構成したものである。

（２）前述の多数の積層配線層を備える半導体装置にお
いて、上層の配線層内の最下配線層に設けられた端子間
を上層の配線層で接続することで論理素子間を接続する
配線の一部を構成し、上層の配線層を修正することによ
り論理構成の修正を行なう半導体集積回路装置の論理修
正方法である。

また、未使用論理素子の入出力端子を上層の配線層に引
き出し、この入出力端子に上層の配線層を用いて結線す
ることで論理構成の修正を行なう論理修正方法である。

〔作用〕

上記した手段（＋）によれば、配線層の修正を上層の配
線層のみで行ない得るよう積層配線層を構成したので、
その修正時に全層を作り直さずに上層の配線層のみを修
正すれば良いので、配線層数に拘らず、短時間（短期間
）にて配線層の修正が可能となる。

また、複数のｄ線層で構成した上層の配線層で論理修正
を行なうことができるので、論理修正の自由度を向上す
ることができ、論理修正を容易に行なうことが可能とな
る。

また、未使用論理素子を用いて論理修正を行なうことが
できるので、論理修正の自由度を向上する二とができ、
論理修正を容易に行なうことが可能となる。

上記した手段（２）によれば、上層の配線層の下に形成
された下層の配線層の結線パターンを修正する段階がな
くなるので、その分、自動配置配線システムの処理段階
を低減し、短時間（期間）で論理修正を行なうことがで
きる。

以下、本発明の構成について、マスクスライス方式を採
用する半導体集積回路装置に本発明を適用した一実施例
とともに説明する。

なお、実施例を説明するだめの全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔実施例〕

以下、本発明の実施例を図面を参照しながら説明する。

〔実施例１〕 第１図ａには本発明に係る半導体集積回路装置の第１実
施例を示す縦断面図が、第１図すには第１図ａに示され
る半導体集積回路装置の論理回路図がそれぞれ示されて
いる。この第１実施例の半導体集積回路装置は論理やメ
モリを構成するＬＳＩである。

第１図ａに示すように、本実施例の半導体集積回路装置
は５層配線構造で構成されており、Ｓｌ。

Ｓ２．Ｓ３．Ｓ４．Ｓ５はそれぞれ第１層目、第２層目
、第３層目、第４層目、第５層目の配線層を示している
。第１層目、第２層目及び第３層目の配線層Ｓｌ、Ｓ２
．Ｓ３は下層の配線層ＬＬを構成し、第４層目及び第５
層目の配線層は上層の配線層ＵＬを構成している。また
８１〜Ｓ５の各配線層は層間絶縁膜１１１によって分離
されている。つまり、本実施例の半導体集積回路装置は
配給層と層間絶縁膜１１１を交互に積層した多層配給層
で構成されている。

第１図すにおいて、ゲートＧｌ、Ｇ２．Ｇ３は、それぞ
れ論理素子を示しており、ゲートＧｌ、Ｇ２は３人力Ｎ
ＡＮＤ、ゲートＧ３は２人力ＡＮＤである。

ゲートＧｌ、Ｇ２．Ｇ３を含む論理素子は、ＣＭＯＳ　
、　Ｂｉｐｏｌａｒ、　　或はＢｉ−ＣＭＯ３等から構
成される図示されていないベーシックセルで構成されて
いる。

論理素子Ｇ内の配線は、主に下層の配線層ＬＬによって
結線されており、論理ゲート間の配線、上層の配線層Ｕ
Ｌ及び下層の配線層ＬＬによって結線される。以下、論
理素子６間を接続し、等電位が与えられる配線をネット
と呼ぶ。符号１０１はゲートＧ１の出力端子を、１０２
，１０３はゲートＧ２の入力端子を、１０４はゲートＧ
３の出力端子をそれぞれ示している。第１図ａに示され
るように、ゲートＧ１の出力端子１０１とゲートＧ２の
入力端子１０２とを結線する配線の一部は第４層目の配
線層Ｓ４を通っており、第４層目の配線１１０で構成さ
れている。ゲー）Ｇ２の入力端子１０３とゲートＧ３の
出力端子１０４とを結線する配線の一部は第４層目の配
線層Ｓ４を通りており、第４層目の配線１１２で構成さ
れている。

ゲートＧ１の出力端子１０１から図示されない他のゲー
ト（論理素子）Ａｏへ行く配線の一部は第５層目の配線
層Ｓ５内のＡ部を通っている。つまり、ゲートＡ′の入
力端子とゲートＧ１の出力端子１０１とを結線する配線
の一部は、第４層目及び第５層目の配線層Ｓ４．Ｓ５を
通っており、第４層目及び第５層目の配線１１４，１１
６で構成されている。

このように、ゲートＧ１と、ゲートＧ２及びゲトＡ　と
を接続するネットの一部は、第４層目及び第５層目の配
線１１０，１１４，１１６を通っており、つまり、上層
の配線層ＵＬを通るようこ構成されている。

また、ゲートＧ２の出力端子１１８と図示されない他の
ゲート（論理素子）とを結線する配線の一部は、上層の
配線層ＵＬからなる配線１２０を通っている。

このように、第１実施例においては、論理素子間を接続
する全配線の一部がそれぞれ上層の配線層ＵＬである上
層の２層以内（本実施例においては配線層が５層である
ので第４層目と第５層目の配線層Ｓ４．Ｓ５、または第
４層目の配線層３４）を必ず通るように構成されている
。

従って、上記した半導体集積回路装置を第２図すに示さ
れるように変更する場合、すなわちゲー）Ｇｌの出力端
子１０１から図示されない他のゲ−）Ａ部　　（ゲート
Ｇ２を除く）へ行く配線及び、ゲートＧ２の入力端子１
０３とゲートＧ３の出力端子１０４とを結線する配線を
それぞれ切断し、ゲートＧ３の出力端子１０４をゲート
Ｇ３の出力端子１０３に接続する場合には、第２図ａに
示されるように、上層の配線層ＵＬである上層の第４層
目と第５層目の配線層Ｓ４．Ｓ５においてのみ、配線の
切断、結線を行なえば良い。

つまり、第１図ａに示す第４層目の配線１１２を切断し
、第２図ａに示すように、第４層目の配線１３０及び第
５層目の配線１３２を介して第５層目の配線層Ｓ５内の
Ａ部にゲートＧ３の出力端子１０４を接続する。ゲート
Ｇ２の入力端子１０３は、第４層目の配線層１３２を通
して、例えば、図示しないハイレベル（ｈｉｇｈ　１ｅ
ｖｅｌ）　”　１′”をあたえる配線に接続される。こ
れにより、ケー）・Ｇ２は、入力端子１０２，１１８を
有する２人力ＮＡＮＤを構成する。

ゲートＧ１の出力端子１０１に接続する第４層目の配線
１３４は、他の配線とは結線されない。

このように、第１実施例においては、論理ゲ）・間を接
続する全配線の一部がそれぞれＬ層の配線層ＵＬである
上層の２層以内（本実施例においては配線層が５層であ
るので第４層目と第５層目の配線層Ｓ４．Ｓ５、または
第４層目の配線層５４）を必ず通るよう構成されている
のて、全層Ｓ１〜Ｓ５を作り直さなくとも配線の一部か
通過する上層の配線層ＵＬのみ（本実施例においては３
４．３５層）を修正（マスク修正）すれば論理変更がな
されるようになっている。

従って、このように、下層の配線層ＬＬである配線層Ｓ
ｌ、Ｓ２．Ｓ３を一切修正せず、上層の配線層ＵＬのみ
を修正すれば良いので、配線層数が多くなっても短時間
（短期間）にて配線層の修正、すなわち論理構成の修正
を行なうことが可能となっている。

また、第４層目及び第５層目の配線層Ｓ４゜Ｓ５の２層
からなる上層の配線層ＵＬを用いて論理構成の修正を行
なっているので、論理構成を修正する時の自由度を向上
することができる。さらに、修正した配線１３０，１３
２の配線長を短く設定できるので、修正した論理構成に
おける、ｄｅｌａｙ　ｌｉｍｅが大きくなることを防止
することかでき、回路動作の信頼性を向上することがで
きる。

次に、前述の半導体集積回路装置の形成方法について、
第３図及び第４図を用いて簡単に説明する。

第３図ａ　（プロセスフロー）に示すように、まず、半
導体集積回路装置に搭載する論理構成（機能）を設計し
、論理回路図を作成する１＜５００＞。

次に、論理回路図に基づき、コンピュータを使用する自
動配置配線システム（ＤＡ）で論理回路の配置及び結線
を自動的に行う＜５１０＞。自動配置配線システムにお
いては、初めに、論理回路図に基づき、自動配置配線シ
ステムで扱える結線情報（ＮＥＴ　　Ｆ　Ｉ　ＬＥ）と
してこの結線情報を自動配置配線システムに入力する＜
５１１＞。

次に、自動配置配線システムのベースデータ＜５１６＞
に記憶された仮想的に表現される半導体集積回路装置（
ペースチップ）上に電源配線を自動的に配置する＜５１
２＞。・−ベースデータ＜５１６＞は、半導体集積回路
装置（ベースチップ）上に／＼−シック七ルパターンが
配列された情報である。

次に、自動配置配線システムに入力された結線情報に基
づき、設計された論理回路の自動配置を行う＜５１３＞
。論理回路の自動配置は、自動配置配線システムに記憶
されているモジュール（論理機能パターン’）　　＜５
１７＞をベーシックセルパターンに氾って自動的に配置
することにより行なわれている。

これにより、例えば、第４図ａに示す敷詰方式（Ｓｅａ
　ｏｆ　ｇａｌｅｓ）でマスクスライス方式を採用する
半導体集積回路装置６００のヘーシックセルアレイ領域
（論理回路部）６０２に対応して、第４図すに示す論理
ゲート、フリップフロップ回路等の論理素子６１０，６
２０，６３０，６４０゜６５０．６６０が配置される。

第４図すにおいて、６１０は３人力ＮＡＮＤ回路形成領
域、６２０は２人力ＮＡＮＤ回路形成領域　６３０はイ
ンバータ形成領域、６４０は２人力ＯＲ回路形成領域、
６５０は３人力ＯＲ回路形成領域、６６０はフリンプフ
ロップ回路形成領域である。また、第４図ａにおいて、
６０４はベーシックセル、６０６はＲＡＭ或はＲＯＭ等
のマクロセルである。ベーシックセル６０４は、固定チ
ャネル方式とは異なり、配線形成領域（配線チャネル領
域）を介在させずに行列状に密に敷詰められている。な
お、ベーシックセルとしてＢｉＣＭＯ８を有するマスク
スライス方式を採用する半導体集積回路装置については
、例えば、ｒｓｓｃｃＤＩＧＥＳＴ　ＯＦ　　ＴＥＣＨ
ＮＩＣＡＬ　　ＰＡＰＥＲ３，Ｐ、１１６−１１７　：
Ｆｅｂ、、　１９８９に記載されている。また、ＣＭＯ
Ｓ　　Ｓｅａ　ｏｆ　Ｇａ１ｅｓ　ａｒｒａｙについて
は、例えば、ｌ５ＳＣＣＤＩＧＥＳＴＯＦ　　ＴＥＣＨ
ＮＩＣＡＬ　　ＰＡＰＥＲ５，ｐ、７２−７３　：Ｆｅ
ｂ、、　１９８８に記載されている。

また、本発明は敷詰方式でマスクスライス方式を採用す
る半導体集積回路装置６００に限らず、ベーシックセル
列間に配線チャネル領域を配置した固定チャネル方式の
マスクスライス方式を採用する半導体集積回路装置に適
用することかできることは勿論である。

第３図ａに示すように、次に、結線情報に基づき、自動
的に配置された論理回路間を自動的に結線し、論理回路
情報を完成させる＜５１４＞。

この自動配線時に、論理素子間を接続するネットの一部
が、例えば、第１図ａに示すように、上層の配線層ＵＬ
を通るように結線される。また、第１実施例においては
、論理素子間を接続する全配線の一部がそれぞれ上層配
線層ＵＬを通るように結線される。このため、自動配線
段階＜５１４＞には、第３図すに示す機能＜５２０＞が
サポートされている。まず、論理素子間を接続するネッ
ト或は、全配線の一部を第１図すに示すように端子１４
０〜１４７として上層の配線層ＵＬ内の最下層の配線層
（本実施例では第４層目の配線層Ｓ４）こ出す機能＜５
２２＞。

次に、この端子間を上層の配線層ＵＬを用いて結線する
機能＜５２４＞。

第３図ａに示すように、次に、自動配置配線システムで
完成された論理回路情報は、この自動配置配線システム
においてデザインルールに基づきマスク作成用データに
変換される＜５１５＞。結線情報を入力する段階く５１
１〉からこのマスク作成用データに変換する段階＜５１
５＞　までは自動配置配線システムで自動的に処理され
ている。

次に、マスク作成用データに基づき、エレクトロンビー
ム（ＥＢ）描画装置で結線用マスクを形成する＜５４０
＞。

次に、結線用マスクを使用し、デバイスプロセスを施す
＜５５０．）ことによって、所定の論理構成（回路）を
有する半導体集積回路装置が実質的に完成する＜５６０
＞。

次に、このように形成された所定の論理構成を修正する
方法について簡単に説明する。論理構成を修正するため
に、自動配置配線システム＜５１０＞には、第３図Ｃに
示す、修正機能＜５３０＞がサポートされている。

論理素子間の接続の修正、情報及び前述した上層の配線
層ＵＬ内の配線情報＜５２０＞に基づき、第２図すに示
すように、上層の配線層ＵＬ内の端子１４０〜１４３間
の接続を切断或は結線する。

次にマスク作成用データに変換する段階＜５１５＞を経
た後、マスク形成段階＜５４０＞。

デバイスプロセス段階＜５５０＞を順次繰て、修正され
た論理構成（回路）を有する半導体集積回路装置が実質
的に完成する＜５６０＞。

このように、自動配置配線システムで形成されるマスク
スライス方式を採用する半導体集積回路装置の形成方法
において、論理素子間を接続するネット或は、全配線の
一部を上層の配線層ＵＬ内の最下層の配線層（本実施例
では第４層目の配線層Ｓ４）に出す段階＜５２２＞と、
この端子間を上層の配線層ＵＬを用いて結線する段階＜
５２４＞とを備える。

この後、自動配置配線システムを用いた半導体集積回路
装置の論理修正は、上層の配線層ＵＬ内の端子間の接続
を切断、或は結線する段階＜５３０＞　を備えている。

すなわち、多数の積層配線層８１〜Ｓ５を備えた半導体
集積回路装置は、上層の配線層ＵＬ内の最下層の配線層
Ｓ４に端子１４０〜１４７を出すとともに、この端子間
を上層の配線層ＵＬを用いて結線することで、論理素子
間を接続するネットの一部或は論理素子間を接続する各
配線の一部を構成し、そして、この半導体集積回路装置
の論理修正（変更）は、端子間の接続の切断、或は、結
線により論理構成の修正を行なう。

これにより、上層の配線層ＵＬ内の結線（配線）パター
ンのみを修正することで、論理素子間を接続する結線パ
ターンを修正することができるので、短時間（期間）で
自動配置配線システムで論理構成の修正を行なうことが
できる。

また、下層の配線層ＬＬである８１〜Ｓ３の結線パター
ンを変更し、再度結線しなおす段階がなくなるので、こ
の段階に相当する分マスクを修正する必要がなくなり、
自動配置配線システムの処理段階を低減し、マスクスラ
イス方式を採用する半導体集積回路装置の論理構成の修
正を短期間で行なうことができる。つまり、マスクを用
いて修正する配線層が上層の配線層ＵＬのみであるので
、短期間で論理修正を行なうことができる。

また、第４層目及び第５層目の配線層Ｓ４．Ｓ５の２層
からなる上層の配線層ＵＬを用いて論理修正を行なうこ
とができるので、自動配置配線システムでの論理修正の
自由度を向上することができ、さらに、修正された配線
の配線長を短く設定することが容易となる。

〔実施例２〕 本実施例２は、実施例１の半導体集積回路装置において
、ベーシックセルアレイ（論理回路部）内に、他の論理
素子と接続されていない未使用の論理素子を設けた本発
明の第２実施例である。

第５図ａには本発明に係る半導体集積回路装置の第２実
施例を示す縦断面図が、第５図すには第５図ａに示され
る半導体集積回路装置の論理回路図がそれぞれ示されて
いる。

第５図すにおいて、ゲー）Ｇ４．Ｇ５．Ｇ６は、それぞ
れ論理素子を示しており、ゲートＧ４は３人力ＮＡＮＤ
、ゲートＧ５は２人力ＡＮＤ、ゲートＧ６は２人力ＮＡ
ＮＤである。符号２０２はゲートＧ４の出力端子を、２
０３，２０７はゲートＧ５の入力端子を、２０４はゲー
トＧ６の出力端子を、２０５，２０６はゲートＧ６の入
力端子を示している。

第５図ａに示されるように、ゲートＧ４の出力端子２０
２とゲートＧ５の入力端子２０３とを結線する配線の一
部は第４層目及び第５層目の配線層Ｓ４．Ｓ５を通って
おり、第５層目の配線２１２で構成されている。

つまり、ゲートＧ４の出力端子２０２とゲートＧ５の入
力端子２０３とを結線する配線の一部は、端子２１０ａ
、２１０ｂとして上層の配線層ＵＬ内の最下層の配線層
Ｓ４に出され、この端子２１０ａ、、２１０ｂ間を第５
層目の配線２１２で結線することで接続がなされる。

ゲートＧ６の出力端子２０４からの配線端部は、端子２
１４として第４層目の配線層Ｓ４まで引き上げられ、ま
た、ゲートＧ６の入力端子２０５゜２０６からの配線端
部は、端子２１６，２１８として第４層目の配線層まで
それぞれ引き上げられている。

こ二で、ゲートＧ６の出入力端子２０４゜２０５．２０
６からの配線は他の配線とは結線されておらず、従って
、ゲートＧ６は未使用ゲートとなっている。

このように、第２実施例においては、ＬＳＩ内に未使用
ゲー１−Ｇ６を設けておき、しがもこの未使用ゲートＧ
６の入出力端子２１４，２１６゜２１８を上層の配線層
ＵＬ以内（本実施例においては第４層目３４）にそれぞ
れ引き出している。

従って、上記した半導体装置を第６図すに示されるよう
に変更する場合、すなわちケートＧ４とゲートＧ５との
間にゲートＧ６を追加する場合には、第６図ａに示され
るように、上層の配線層ＵＬである上層の第４層目と第
５層目の配線層３４゜Ｓ５においてのみ、配線の切断、
結線を行なえば良い。

つまり、端子２１０ａ、２１０ｂを結線する第５層目の
配線２１２を削除し、端子２１０ａ。

２１４間、及び端子２１０ｂ、２１６間をそれぞれ第４
層目の配線２２０，２２２で結線することで行なう。ま
た、ゲートＧ６の端子２１８は、上層の配線層２２４を
通り、図示しない他の論理素子に結線される。

未使用ゲートＧ６としては、未使用の論理素子を配置し
ておくが、例えば、使用頻度の高い論理ゲート（インバ
ータ、２〜３人力のＮＡＮＤ、ＮＯＲ等）をＬＳＩ内に
配置しておくのが好ましい。

また、配置される未使用ゲートの個数は、例えば、予想
される回路の変更規模に応じて決定される。

第７図に、未使用論理素子６１０Ａ、６２０Ａ。

６３０Ａが追加された状態の半導体集積回路のブロック
図の一例を示す。

このように、ＬＳＩ内に未使用ゲートＧ６を設けておき
、この未使用ゲートＧ６の入出力端子２１４．２１６．
２１８を上層の配線層ＵＬ以内（本実施例においては第
４層目Ｓ４）にそれぞれ引き出すよう構成しているので
、全配線層Ｓ】〜Ｓ５を作り直さなくとも未使用ゲート
Ｇ６の入出力端子２１４，２１６，２１８が引き出され
ている」二の配線層ＵＬのみ（本実施例においてはＳ４
゜５５層）を修正すれば論理変更がなされるようになっ
ている。

このように構成される半導体集積回路装置は、実施例１
の効果以外に以下の効果を奏する二とができる。

論理修正時に論理素子Ｇ６を追加する必要のある場合で
も、上層の配線層ＵＬのみを修正することで論理修正を
行なうことができるので、短時間（期間）にて論理修正
を行なうことができる。

また、このような論理修正は、修正する配線の数が多く
なる場合が生じるが、第４層目及び第５層目の配線層Ｓ
４．Ｓ５の２層からなる上層の配線層ｔＪ　Ｌを用いて
論理修正を行なっているので、論理修正の自由度を向上
することができる。さらこ、修正した配線２２０．２２
２，２２４の配線長を短く設定することができ、修正し
た論理構成こおけるｄｅｌａＹ　ｌｉｍｅが大きくなる
ことを防止することができ、回路動作の信頼性を向上す
ることができる。

次に、未使用論理素子を用いた半導体集積回路装置の形
成方法、及び論理構成の修正方法について簡単に説明す
る。なお、本実施例における、自動配置配線システムの
プロセスフローは、基本的に第３図ａ、ｂ、ｃと同じで
あり、ワ、工具なる点のみを説明する。

まず、第３図ａに示すように、配線段階＜５１４＞にお
いて、未使用ゲートＧ６の端子２１４．２１６，２１８
を上層の配線層ＵＬ内の最下層Ｓ４に出す機能が、第３
図すに示す段階＜５２２＞にサポートされている。

つまり、段階＜５２２＞には、論理素子間を接結するネ
ットの一部、或は全配線の一部を、端子２１０ａ、２１
０ｂとして、上層の配線層ＵＬ内の最下層の配線層Ｓ４
に出すとともに、未使用ゲート（未使用論理素子）の端
子２１４，２１６゜２１８を上層の配線層ＵＬ内の最下
層Ｓ４に出す機能がサポートされている。

次に、段階＜５２４＞において、これらの端子間が上層
の配線層ＵＬを用いて結線されるが、未使用ケートの端
子２１４，２１６，２１８は他の端子と結線されない。

一方、論理構成を修正するため、第３図Ｃに示す段階＜
５３３＞には、論理素子間の接続の修正情報、上層の配
線層ＵＬ内の配線情報及び未使用ゲートの端子情報＜５
２０＞に基づき、上層の配線層ＵＬ内の端子２１０ａ、
２１０ｂ及び未使用ゲートの端子２１４，２１６，２１
８を切断或は結線する機能がサポートされている。

このように、自動配置配線システムで形成されるマスク
スライス方式を採用する半導体集積回路装置の形成方法
において、未使用論理素子の端子２１４，２１６，２１
８を上層の配線層ＵＬ内の最下層の配線層Ｓ４に出す段
階＜５２２＞を備える。

この後、自動配置配線システムを用いた半導体集積回路
装置の論理修正は、上層の配線層ＵＬ内の端子間の結線
パターンを修正する段階（５３０）を備えている。

これにより、実施例１の効果と同様の効果を奏すること
ができる。

〔実施例３〕 本実施例３は、実施例１の半導体集積回路装置において
、ベーシックセルアレイ（論理回路部）内に、ゲートデ
ィスエイブル機能を有する論理素子を設けた本発明の第
３実施例である。

第８図には本発明に係る半導体集積回路装置の第３実施
例を示す縦断面図が、第９図には第８図に示される半導
体集積回路装置の論理回路図が示されている。

第９図において、ゲートＧ７．Ｇ８．Ｇ９は論理素子を
示しており、ゲートＧ７は２人力ＮＡＮＤ、ゲートＧ８
は３人力ＮＡＮＤ、ゲートＧ９は３人力ＡＮＤである。

符号３００はケートＧ８に備えられるディスエイブル端
子を示しており、このディスエイブル端子３００は、第
８図に示すように、上層の配線層ＵＬ内の最下層Ｓ４（
第４層目の配線層）に引き出されている。

ここで、ケートディスエイブル機能とは、ディスエイブ
ル端子３００をオンすると、入力の有無に拘らずケート
Ｇ８の出力かＬｏｗとなる機能である。

従って、ゲートＧ８の出力が不必要となった場合には、
上層の配線層ＵＬに引き出されているディスエイブル端
子３００をオンするように所定の配線に接続すれば良い
。するとゲートＧ８の出力はＬｏｗとなり、下層の配線
層ＬＬを修正することなく、等何曲にゲートが取り除か
れることとなる。

このように、第３実施例においては、　ケートＧ８のデ
ィスエイブル端子３００を２層からなる上層の配線層Ｕ
Ｌ内に引き出すよう構成しているので、全層を作り直さ
なくともディスエイブル端子３００が引き出されている
上層の配線層ＵＬのみを修正すれば論理変更がなされる
ようになっている。

従って、第１、第２の実施例と同様に、配線層数が多く
なっても短時間（短期間）にて配線層の修正、づまり論
理修正を行なうことが可能となっている。

また、自動配置配線システムにおいて、ディスエイブル
端子３００を上層の配線層ＵＬ内に引き出す機能、ディ
スエイブル端子３００を所定の端子と結線する機能は、
第２実施例と同様に、それぞれ段階＜５２２＞　と＜５
３０＞にサポートされている。

〔実施例４〕 本実施例４は、実施例１の半導体集積回路において、ベ
ーシックセルアレイ（論理回路部）内に、予備チャネル
を設けた本発明の第４実施例である。

第１０図ａには本発明に係る半導体集積回路装置の第４
実施例を示す縦断面図が、第１０図すには第１０図ａに
示される半導体集積回路装置の論理回路図がそれぞれ示
されている。

第１０図すにおいて、ゲートＧＩＯ，Ｇｌｌ。

Ｇ１２は論理ゲートを示しており、ケートＧ　１０゜Ｇ
１２は３人力ＮＡＮＤ、ケートＧｌｌは２人力ＮＡＮＤ
である。

第１０図ａに示すように、ケートＧＩＯの出力端子から
の配線端部は、端子Ｂとして上層の配線層ＵＬ内の最下
配線層Ｓ４に引き出されており、また、ゲートＧ１２の
入力端子からの配線端部は端子Ｃとして上層の配線層Ｕ
Ｌ内の最下配線層Ｓ４に引き出されている。なお、この
端子Ｃは、第４層目の配線層Ｓ４を通して、図示しない
ｈｉｇｈｅｖｅｌ　”　１　”をあたえる配線に接続さ
れている。

これにより、ゲートＧ１２は、入力端子４０４゜４０６
を有する２人力ＮＡＮＤを構成する。

この半導体集積回路装置においてはどの配線にも接続さ
れない予備チャネル４００が第５層目の配線層Ｓ５に形
成されており、他のゲート端子は第１実施例と同様に上
層の配線層ＵＬ（本実施例こおいて第４層目の配線層Ｓ
４）まで引上げられている。二の予備チャネル４００は
ＤＡ（デサインオートメーション）の結線の際に使用さ
れないようになっており、所謂禁止領域となっている。

このように、第４実施例においては、ＬＳＩ内の上層の
配線層ＵＬ以内（本実施例においては最上層の第５層目
の配線層Ｓ５）に予備チャネル４００が形成されている
。

ここで、上記した半導体集積回路装置に変更が加わり、
ゲート端子Ｂ、Ｃを接続する場合には、第１１図に示さ
れるように、ゲート端子Ｂ、Ｃを予備チャネル４００を
用いて結線すれば良い。

この場合、端子Ｃと、ハイレベルパ１“を与える配線と
の結線は切断される。

すなわち、配線層を新たに形成することなく、上層であ
る第４層目と第５層目とを接続する接続穴の形成と、結
線の切断とで上記修正が行なわれるようになっており、
しかもそれより下層の配線層ＬＬ（Ｓｌ−Ｓ３）は結線
パターンの修正、すなわち、マスク修正をする必要がな
い。

このように、第４実施例においては、ＬＳＩ内の上層の
配線層ＵＬＺ層以内（本実施例において第５層目の配線
層Ｓ５）に予備チャネル４００を形成しているので、全
層Ｓ１〜Ｓ５を作り直さなくとも良く、しかも上層の接
続穴の形成で論理変更がなされるようになっている。

従って、第１．２．３実施例と同様に、配線層数が多く
なっても短時間（短期間）にて配線層の修正すなわち、
論理修正を行なうことが可能となっている。

上記した各実施例においては上層の配線層ＵＬ２層以内
に、全配線の一部が通るようにしたり、未使用ゲートの
端子を引き上げたり、ディスエイブル端子を設けたり、
予備チャネルを形成したりしているが、これら構成が適
用される配線層は上層の２層以内に限定されるものでは
なく、３層以内、４層以内等にも適用可能である。特に
配線層数が多くなった場合には、修正の自由度を高める
ために上層の概念（層数）は上記した各実施例の２層よ
り増えると考えられる。

また、上記した各実施例における、上層の配線層ＵＬ内
にネット或は、全配線の一部が通るようこしたり、未使
用ゲートの端子を引き上げたり、ディスエイブル端子を
設けたり、予備チャネルを形成したりするという構成を
、種々組み合わせることにより半導体集積回路装置を構
成することも勿論可能である。

また、上記した半導体集積回路装置の上層の配線層ＵＬ
の修正は、最上層までの配線層を形成した後に、例えば
Ｆ　Ｉ　Ｂ　（Ｆｏｃｕｓｅｄ　ｔｏｎ　Ｂｅａｍ）装
置等の局所的に配線を切断、形成し得る装置により行な
うことも可能である。すなわち、各実施例のように配線
層が５層である場合には、第５層目までの配線層をすべ
て形成しておき、その後、上層の第４層目と第５層目の
配線層Ｓ４．Ｓ５をＦＩＢ装置等を用いて局所的に修正
することにより配線の修正が行なえる。

従って、この方法においては、上記上層の配線層ＵＬよ
り下層の配線層ＬＬ（Ｓ１〜３３）を−切修正せず、し
かもマスクを全く用いずに論理修正を行なうようにして
いるので、修正時間（期間）を極めて短くできる点で有
利である。

ところで、この方法のように、ＦＩＢ装置を用いて配線
の修正を行なう場合、上層の配線層ＵＬにおける配線間
隔を大きくする必要があるため、配線本数が低減し、論
理素子の使用効率が低下する点に注意する必要がある。

すなわち、ＦＩＢ装置を用いて論理修正を行なえるよう
に形成した半導体集積回路装置は、論理修正する前の半
導体集積回路装置において、マスクを用いて論理修正を
行なえるように形成した半導体集積回路装置よりも論理
素子の使用効率が低くなる。これは、マスク修正は、Ｅ
Ｂ描画を有いて行なっているため、微細なマスクパター
ンを形成することができるためである。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

また、上記実施例に従って説明した本発明の代表的なも
のの概要を説明すると、 半導体集積回路装置は、半導体基板６００上に設けられ
た論理素子Ｇと、前記論理素子Ｇを互いに結線するため
に、論理素子Ｇ上に絶縁膜１１１と配線層８１〜Ｓ５と
を交互に重ねて構成した多層配線層とを含み、前記多層
配線層は、下層の配線層ＬＬ（Ｓｌ−Ｓ３）　と、下層
の配線層Ｌ’Ｌ上の上層の配線層ＵＬ　（Ｓ４．Ｓ５）
とから構成され、 論理素子０間を結線するネットの一部は上層の配線層Ｕ
Ｌ内に端子１４０〜１４７を有し、端子１４０〜１４７
間を上層の配線層ＵＬを用いて結線している。すなわち
、ネットの一部は上層の配線層を通っている。

また、前記半導体集積回路装置は、　さらに、他の論理
素子Ｇと結線されていない未使用の論理素子Ｇ及びディ
スエイブル端子３００を有する論理素子Ｇを含み、未使
用の論理素子の入出力端子２１４、．２１６，２１８及
びディスエイブル端子３００は上層の配線層ＵＬ内に引
き出されている。

前記半導体集積回路装置の論理修正は、上層の配線層Ｕ
Ｌを用いてネットの一部の端子１４０〜１４７間の結線
パターンを変更すること、未使用の論理素子の入出力端
子２１４，２１６，２１８を他の端子２１０ａ、２１０
ｂに結線すること、ディスエイブル端子３００を所定の
配線に結線することで行なう。

すなわち、多数の積層配線層Ｓ１．Ｓ２．　　を備える
半導体集積回路装置において、配線層の修正を上層の配
線層ＵＬのみで行ない得るよう配線層Ｓ１．Ｓ２．・を
構成したものである。

〔効果〕

本願において開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば、次のと
おりである。

すなわち、多数の積層配線層ＵＬ、ＬＬを備える半導体
集積回路装置において、配線層の修正を上層の配線層Ｕ
Ｌのみて行ない得るよう配線層を構成したので、その修
正時に全層を作り直さずに上層の配線層ＵＬのみを修正
すれば良くなる。その結果、配線層数に拘らず、短時間
（短期間）にて配線層の修正すなわち、論理修正を行な
うことが可能となる。

また、２層以上の配線層からなる上層の配線層の修正で
、論理素子間の結線パターンを変更しているので、論理
修正後の回路動作の信頼性を向上することができる。

また、他の論理素子と接続していない未使用論理素子を
用いて論理修正を行なっているので、論理修正の自由度
を向上することができる。

【図面の簡単な説明】

第１図ａは本発明に係る半導体集積回路装置の第１実施
例を示す縦断面図、 第１図すは第１図ａに示される半導体集積回路装置の論
理回路図、 第２図ａは第１図ａに示される半導体集積回路装置の修
正後の縦断面図、 第２図すは第２図ａに示される半導体集積回路装置の論
理回路図、 第３図ａは、本発明に係る第１実施例の半導体集積回路
装置の形成方法を示すプロセスフロー第３図すは、第３
図ａに示される自動配線段階にサポートされている配線
機能のフロー第３図Ｃは、本発明に係る第１実施例の半
導体集積回路装置の論理修正方法を示すプロセスフロ第
４図ａは、本発明の第１実施例である半導体集積回路装
置の基本概略構成を示す平面図、第４図すは、第４図ａ
に示すベーシック七ルアレイの要部に、論理素子を配置
した例を示す図、第５図ａは本発明に係る半導体集積回
路装置の第２実施例を示す縦断面図、 第５図すは第５図ａに示される半導体集積回路装置の論
理回路図、 第６図ａは第５図ａに示される半導体集積回路装置の修
正後の縦断面図、 第６図すは第６図ａに示される半導体集積回路装置の論
理回路図、 第７図は、未使用の論理素子を配置した例を示す図、 第８図は本発明に係る半導体集積回路装置の第３実施例
を示す縦断面図、 第９図は第８図に示される半導体集積回路装置の論理回
路図、 第１０図ａは本発明に係る半導体集積回路装置の第４実
施例を示す縦断面図、 第１０図すは第１０図ａに示される半導体集積回路装置
の論理回路図、 第１１図ａは第１０図ａに示される半導体集積回路装置
の修正後の縦断面図、 第１１図すは第１１図ａに示される半導体集積回路装置
の論理回路図である。 Ｇ１　・３人力ＮＡＮＤのグー１−１Ｇ２・３人力ＮＡ
ＮＤのゲート、Ｇ３・　２人力ＡＮＤのゲート、Ｇ　４
−３人力ＮＡＮＤのゲート、Ｇ５・２人力ＡＮＤのゲー
ト、Ｇ　６　２人力ＮＡＮＤのゲート、Ｇ　７　２人力
ＮＡＮＤのゲート、Ｇ８・・・３人力ＮＡＮＤのゲート
、Ｇ９・・３人力ＡＮＤのゲート、ＧＩｏ　　・３人力
ＮＡＮＤのゲート、Ｇ１１２人力ＮＡＮＤのケート、Ｇ
１２・３人力ＮＡＮＤのゲート、Ｓｌ　第１層目の配線
層、Ｓ２　第２層目の配線層、Ｓ３　第３層目の配線層
、Ｓ４　第４層目の配線層、Ｓ５−第５層目の配線層、
ＵＬ・上層の配線層、ＬＬ　　下層の配線層、１１１絶
縁膜、１０１　ゲートＧ１の出力端子、１０２ケートＧ
２の入力端子、１０３・ケートＧ２の入力端子、１０４
　・グー１−Ｇ３の出力端子、１４０〜１４７　端子、
２０２・・グー１−　Ｇ　４の出力端子、２０３　ケー
トＧ５の入力端子、２０４ゲートＧ６の出力端子、２０
５　　ゲートＧ６の入力端子、２０６・グー１−Ｇ６の
入力端子、２０７　ゲートＧ５の入力端子、３００　デ
、イヌエイプル端子、３０１　ゲートＧ８の出力端子、
３０２・ゲートＧ９の入力端子、 第 ２ｕ 図 第 ｂ 図 第 Ｇ 図 １０ｂ ２１０゜ 第 ｂ 図 ＼ 昧

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に設けられた複数の論理素子と、前記
   複数の論理素子間を結線するため、前記複数の論理素子
   上に絶縁膜と配線層とを交互に重ねて構成した多層配線
   層を有する半導体集積回路装置において、 前記多層配線層は、下層の配線層と前記下層の配線層上
   に設けられた上層の配線層とから構成され、前記複数の
   論理素子間の結線を上層の配線層のみで修正するように
   、前記複数の論理素子間を結線するネットの一部は、上
   層の配線層を通っていることを特徴とする半導体集積回
   路装置。 ２、前記ネットは、上層の配線層内に端子を出し、端子
   間を上層の配線層からなる配線で結線していることを特
   徴とする特許請求の範囲第１項記載の半導体集積回路装
   置。 ３、前記半導体集積回路装置は、さらに、他の論理素子
   と結線されていない未使用の論理素子を備え、前記未使
   用の論理素子の入出力端子は、前記上層の配線層内に引
   き出されていることを特徴とする特許請求の範囲第２項
   記載の半導体集積回路装置。 ４、前記半導体集積回路装置は、さらに、ディスエイブ
   ル端子を有する論理素子を備え、前記ディスエイブル端
   子は、前記上層の配線層内に引き出されていることを特
   徴とする特許請求の範囲第３項記載の半導体集積回路装
   置。 ５、前記半導体集積回路装置は、さらに、予備チャネル
   を前記の配線層内に備えていることを特徴とする特許請
   求の範囲第４項記載の半導体集積回路装置。 ６、前記上層の配線層の修正は、前記端子と前記入出力
   端子間を結線することで行なわれることを特徴とする特
   許請求の範囲第５項記載の半導体集積回路装置。 ７、前記上層の配線層は、２層以上の配線層からなるこ
   とを特徴とする特許請求の範囲第６項記載の半導体集積
   回路装置。 ８、前記論理素子は、インバータ、ＮＡＮＤ、ＮＯＲ等
   の論理ゲートであることを特徴とする特許請求の範囲第
   ７項記載の半導体集積回路装置。 ９、前記上層の配線層の修正は、最上層までの配線層を
   形成した後に、局所的に配線を切断、形成することによ
   り行なわれることを特徴とする特許請求の範囲第８項記
   載の半導体集積回路装置。 １０、半導体基板上に設けられた複数の論理素子と、前
   記複数の論理素子間を結線するため、前記複数の論理素
   子上に絶縁膜と配線層とを交互に重ねて構成した多層配
   線層を有する半導体集積回路装置の論理修正方法におい
   て、前記多層配線層は、下層の配線層と前記下層の配線
   層上に設けられた上層の配線層とから構成され、前記複
   数の論理素子間の結線するネットの一部は、複数の端子
   を前記上層の配線層内に有し、端子間が上層の配線層で
   結線されるとともに、 前記論理素子間の結線の修正は、前記上層の配線層を用
   い、端子間の結線を変更することで行なわれることを特
   徴とする半導体集積回路装置の論理修正方法。