JP3518974B2 - 半導体集積回路のレイアウト設計装置、レイアウト設計方法およびその記録媒体 - Google Patents
半導体集積回路のレイアウト設計装置、レイアウト設計方法およびその記録媒体Info
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- JP3518974B2 JP3518974B2 JP21465497A JP21465497A JP3518974B2 JP 3518974 B2 JP3518974 B2 JP 3518974B2 JP 21465497 A JP21465497 A JP 21465497A JP 21465497 A JP21465497 A JP 21465497A JP 3518974 B2 JP3518974 B2 JP 3518974B2
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
（以後ＬＳＩと呼ぶ）およびその設計方法に関するもの
である。
（以後ＬＳＩと呼ぶ）およびその設計方法に関するもの
である。
【０００２】
【従来の技術】ＬＳＩの故障診断においては、内部の配
線接続を変更することで、特定された不良箇所をＬＳＩ
の回路部分から分離したり、論理の修正を行って正常動
作するかどうかを検証することがしばしば行われる。
線接続を変更することで、特定された不良箇所をＬＳＩ
の回路部分から分離したり、論理の修正を行って正常動
作するかどうかを検証することがしばしば行われる。
【０００３】図１２は、従来装置の配線接続の変更の例
を示す図である。まず図１２（ａ）は変更前のＬＳＩ回
路であり、論理素子Ｂの出力端子ｘと論理素子Ｄの入力
端子ｚを接続する配線部分に電源線との短絡故障が検出
された例を表している。図１２（ｂ）では、この短絡故
障の両側の配線を切断した例を示している。図１２
（ｃ）では、新たに別経路の配線を設けて出力端子ｘと
入力端子ｚを接続し直した例を示している。このような
配線接続の変更によって、短絡故障部分を当該ＬＳＩの
回路部分から分離し、正常動作が実現される。
を示す図である。まず図１２（ａ）は変更前のＬＳＩ回
路であり、論理素子Ｂの出力端子ｘと論理素子Ｄの入力
端子ｚを接続する配線部分に電源線との短絡故障が検出
された例を表している。図１２（ｂ）では、この短絡故
障の両側の配線を切断した例を示している。図１２
（ｃ）では、新たに別経路の配線を設けて出力端子ｘと
入力端子ｚを接続し直した例を示している。このような
配線接続の変更によって、短絡故障部分を当該ＬＳＩの
回路部分から分離し、正常動作が実現される。
【０００４】図１３は、従来のＬＳＩのレイアウト設計
方法における手順を説明するものである。従来は、レイ
アウト設計ＣＡＤにより原マスクパタンデータが生成さ
れ、このマスクパタンデータを用いてマスクが生成さ
れ、このマスクを用いてＬＳＩが製造される。
方法における手順を説明するものである。従来は、レイ
アウト設計ＣＡＤにより原マスクパタンデータが生成さ
れ、このマスクパタンデータを用いてマスクが生成さ
れ、このマスクを用いてＬＳＩが製造される。
【０００５】図１４は従来のＬＳＩの配線構造を示すも
のであって、論理素子Ｂの出力端子ｘと論理素子Ｄの入
力端子ｚはＭＬ２層配線６によって接続されている。こ
のように従来装置では、端子の接続配線の配線層とし
て、最上層が用いられるとは限らず、多くの場合は最上
層以外の下層配線が用いられる。
のであって、論理素子Ｂの出力端子ｘと論理素子Ｄの入
力端子ｚはＭＬ２層配線６によって接続されている。こ
のように従来装置では、端子の接続配線の配線層とし
て、最上層が用いられるとは限らず、多くの場合は最上
層以外の下層配線が用いられる。
【０００６】図１５は、ＬＳＩの配線接続の部分的変更
を、ＦＩＢ（Focused Ion Beam ）法により行う例を示
したものである。なお、本ＦＩＢ法については以下の文
献；那須他、「集束イオンビームの故障解析・信頼性評
価への応用」日本学術振興会１３２委員会第１０５回研
究会資料ｐｐ．１３−１８、に記載されている。まず図
１５（ａ）では論理素子Ｂ１２の出力端子ｘと論理素子
Ｄの入力端子ｚを接続するＭＬ２層配線６の一部に下層
のＭＬ１層配線７との短絡故障があるため、まず出力端
子ｘ側の配線上に細く絞ったＦＩＢを選択的に照射し、
物理的にイオンエッチングすることにより層間絶縁膜１
４及びＭＬ２配線６を切断する。続いて図１５（ｂ）で
は、入力端子ｚの配線を図１５（ａ）の場合と同様にし
てＦＩＢで照射しＭＬ２層配線６の切断を行う。これに
より短絡故障部分が回路から切り離される。図１５
（ｃ）では配線接続を行う前準備として、同じく細く絞
ったＦＩＢにより出力端子ｘ側と入力端子ｚ側の両方の
ＭＬ２層配線６の上方にある層間絶縁膜１４を除去しＭ
Ｌ２層配線６を露出させる。図１５（ｄ）では、このよ
うにして出力端子ｘ側と入力端子ｚ側の配線の上方の層
間絶縁膜１４にあけた穴に対して、タングステン等の金
属を含んだガスＧを吹き付け、上記ＦＩＢを照射させる
ことで金属成分を付着させ上記図１５（ｃ）により穿た
れた穴を埋める。図１５（ｅ）では、上記金属を含んだ
ガス１５をＬＳＩ表面に吹き付けながら上記ＦＩＢを照
射させて金属配線パタンを形成し、入力端子ｘと入力端
子ｚを接続して得られるＬＳＩの平面図を示す。
を、ＦＩＢ（Focused Ion Beam ）法により行う例を示
したものである。なお、本ＦＩＢ法については以下の文
献；那須他、「集束イオンビームの故障解析・信頼性評
価への応用」日本学術振興会１３２委員会第１０５回研
究会資料ｐｐ．１３−１８、に記載されている。まず図
１５（ａ）では論理素子Ｂ１２の出力端子ｘと論理素子
Ｄの入力端子ｚを接続するＭＬ２層配線６の一部に下層
のＭＬ１層配線７との短絡故障があるため、まず出力端
子ｘ側の配線上に細く絞ったＦＩＢを選択的に照射し、
物理的にイオンエッチングすることにより層間絶縁膜１
４及びＭＬ２配線６を切断する。続いて図１５（ｂ）で
は、入力端子ｚの配線を図１５（ａ）の場合と同様にし
てＦＩＢで照射しＭＬ２層配線６の切断を行う。これに
より短絡故障部分が回路から切り離される。図１５
（ｃ）では配線接続を行う前準備として、同じく細く絞
ったＦＩＢにより出力端子ｘ側と入力端子ｚ側の両方の
ＭＬ２層配線６の上方にある層間絶縁膜１４を除去しＭ
Ｌ２層配線６を露出させる。図１５（ｄ）では、このよ
うにして出力端子ｘ側と入力端子ｚ側の配線の上方の層
間絶縁膜１４にあけた穴に対して、タングステン等の金
属を含んだガスＧを吹き付け、上記ＦＩＢを照射させる
ことで金属成分を付着させ上記図１５（ｃ）により穿た
れた穴を埋める。図１５（ｅ）では、上記金属を含んだ
ガス１５をＬＳＩ表面に吹き付けながら上記ＦＩＢを照
射させて金属配線パタンを形成し、入力端子ｘと入力端
子ｚを接続して得られるＬＳＩの平面図を示す。
【０００７】このように、回路内部で故障が特定された
場合、故障部分を除去するような回路修正をＦＩＢ法に
より行うことで、マスク修正及び再試作を行うことなく
正常動作を検証することが可能になる。その結果、ＬＳ
Ｉの開発試作の回数を削減することができ、開発期間を
短縮することができる。
場合、故障部分を除去するような回路修正をＦＩＢ法に
より行うことで、マスク修正及び再試作を行うことなく
正常動作を検証することが可能になる。その結果、ＬＳ
Ｉの開発試作の回数を削減することができ、開発期間を
短縮することができる。
【０００８】
【発明が解決しようとする課題】しかしながら従来のＬ
ＳＩでは、論理素子の入力端子、出力端子と接続する配
線にはＭＬ１層やＭＬ２層といった下層配線層を用いる
設計法が一般的なため、三層を越える多層配線プロセス
で製造されたＬＳＩでは、接続変更すべき配線は最上層
ではなくなる場合が多くなる。そのため、図１５（ａ）
（ｂ）（ｃ）に示すように、配線に達するまで層間絶縁
膜に深い穴を掘り進み配線を露出させる必要があり、加
工に時間がかかるという問題があった。
ＳＩでは、論理素子の入力端子、出力端子と接続する配
線にはＭＬ１層やＭＬ２層といった下層配線層を用いる
設計法が一般的なため、三層を越える多層配線プロセス
で製造されたＬＳＩでは、接続変更すべき配線は最上層
ではなくなる場合が多くなる。そのため、図１５（ａ）
（ｂ）（ｃ）に示すように、配線に達するまで層間絶縁
膜に深い穴を掘り進み配線を露出させる必要があり、加
工に時間がかかるという問題があった。
【０００９】また、ＦＩＢによる加工部分が論理素子に
近い場合、切断しようとする配線が下層になると、ＦＩ
Ｂ照射によるデバイス特性の変化又は損傷の危険性が増
大し、そのため、回路変更が困難な加工箇所が多く発生
する。
近い場合、切断しようとする配線が下層になると、ＦＩ
Ｂ照射によるデバイス特性の変化又は損傷の危険性が増
大し、そのため、回路変更が困難な加工箇所が多く発生
する。
【００１０】一方、ＦＩＢによる配線接統においては、
図１５（ｄ）に示すように、一旦切断した配線とは別の
箇所に穴を開けて配線を露出させ、金属でこの穴を埋
め、最上層まで配線を引き出す必要がある。ところが穴
が深くなると、文献； R. A.Lee，et al., "Low resis
tivity FIB depositions within high aspect ratiohol
es," 22nd ISTFA'96 Conference proceedings, Nov., 1
996 pp.85-88.に記載されているように、この穴の部分
の断面積が小さく、かつ埋め込み金属の電導度が低いた
め抵抗が大きくなる等の問題があった。
図１５（ｄ）に示すように、一旦切断した配線とは別の
箇所に穴を開けて配線を露出させ、金属でこの穴を埋
め、最上層まで配線を引き出す必要がある。ところが穴
が深くなると、文献； R. A.Lee，et al., "Low resis
tivity FIB depositions within high aspect ratiohol
es," 22nd ISTFA'96 Conference proceedings, Nov., 1
996 pp.85-88.に記載されているように、この穴の部分
の断面積が小さく、かつ埋め込み金属の電導度が低いた
め抵抗が大きくなる等の問題があった。
【００１１】
【課題を解決するための手段】本発明は、上記課題を解
決するために、請求項１においては複数の論理素子と該
論理素子間を接続する複数の配線により構成された半導
体集積回路のレイアウト設計装置において、論理素子の
入力端子、出力端子および配線の分岐点の少なくとも一
つ以上に直接接続する配線をレイアウト設計後のマスク
パタンデータから抽出する手段と、該直接接続する配線
の部分の上層に他の配線が存在せず、かつ該直接接続す
る配線の部分が属する配線層と最上配線層とを層間接続
する二つの隣接して配置されるビアおよび該ビア間を互
いに接続する最上層接続配線とから成るリペア用配線構
造体を設置するに十分な面積を有する箇所を抽出する手
段と、該リペア用配線構造体の配置データを生成する手
段と、該マスクパタンデータに該リペア用配線構造体の
配置データを付加し両者の合成データを生成する手段
と、該合成データにおいて該リペア用配線構造体の直下
にある上記配線層における配線部分を切断する手段とを
有することを特徴とする半導体集積回路のレイアウト設
計装置としている。
決するために、請求項１においては複数の論理素子と該
論理素子間を接続する複数の配線により構成された半導
体集積回路のレイアウト設計装置において、論理素子の
入力端子、出力端子および配線の分岐点の少なくとも一
つ以上に直接接続する配線をレイアウト設計後のマスク
パタンデータから抽出する手段と、該直接接続する配線
の部分の上層に他の配線が存在せず、かつ該直接接続す
る配線の部分が属する配線層と最上配線層とを層間接続
する二つの隣接して配置されるビアおよび該ビア間を互
いに接続する最上層接続配線とから成るリペア用配線構
造体を設置するに十分な面積を有する箇所を抽出する手
段と、該リペア用配線構造体の配置データを生成する手
段と、該マスクパタンデータに該リペア用配線構造体の
配置データを付加し両者の合成データを生成する手段
と、該合成データにおいて該リペア用配線構造体の直下
にある上記配線層における配線部分を切断する手段とを
有することを特徴とする半導体集積回路のレイアウト設
計装置としている。
【００１２】請求項２においてはＬＳＩの故障箇所を正
常に動作させるように回路の構成を一部変更するための
回路変更の記述データを、最上層配線を切断する該リペ
ア用配線構造体と相互接続を行う該リペア用配線構造体
とからなる配線構造体リペア記述データに変換する手段
と、該配線構造体リペア記述データに基づいて該構造体
の最上層配線を切断する図形データおよび該構造体間を
接続する図形データを作成する手段と、該切断図形並び
に該接続図形に基づいてリペア装置の加工手順を作成す
る手段とを有することを特徴とする請求項１に記載の半
導体集積回路のレイアウト設計装置としている。
常に動作させるように回路の構成を一部変更するための
回路変更の記述データを、最上層配線を切断する該リペ
ア用配線構造体と相互接続を行う該リペア用配線構造体
とからなる配線構造体リペア記述データに変換する手段
と、該配線構造体リペア記述データに基づいて該構造体
の最上層配線を切断する図形データおよび該構造体間を
接続する図形データを作成する手段と、該切断図形並び
に該接続図形に基づいてリペア装置の加工手順を作成す
る手段とを有することを特徴とする請求項１に記載の半
導体集積回路のレイアウト設計装置としている。
【００１３】請求項３においては、該配線構造体リペア
記述データに基づいてレイアウト設計後のマスクパタン
データを構成する配線を切断する手段と、該配線構造体
リペア記述データに基づいて上記マスクパタンデータを
構成する配線間を他の配線と交わることなく接続する手
段とを有することを特徴とする請求項２に記載の半導体
集積回路のレイアウト設計装置としている。
記述データに基づいてレイアウト設計後のマスクパタン
データを構成する配線を切断する手段と、該配線構造体
リペア記述データに基づいて上記マスクパタンデータを
構成する配線間を他の配線と交わることなく接続する手
段とを有することを特徴とする請求項２に記載の半導体
集積回路のレイアウト設計装置としている。
【００１４】請求項４乃至６は上記レイアウト設計装置
に対応した設計方法について記述したものである。
に対応した設計方法について記述したものである。
【００１５】請求項７は上記請求項４乃至請求項６に記
載した設計方法を実際に動作させる場合のプログラムを
記録している記録媒体に関するものである。
載した設計方法を実際に動作させる場合のプログラムを
記録している記録媒体に関するものである。
【００１６】
【００１７】
【発明の実施の形態】図１は、本発明のリペア用配線構
造体３（図２記載）の一つの実施の形態を示したもので
ある。このリペア用配線構造体３では、論理素子の端子
間の接続配線上に、上記論理素子の入力端子、出力端子
および分岐点の少なくとも一つ以上に直接接続する配線
を最上層に引き上げるための一対のビア２を隣接して設
置し、これら引き出したビア間を最上層接続配線１によ
り接続している。このようなリペア用配線構造体３で
は、占有面積を小さくするためこの一対を形成する各ビ
アは可能な限り近接した場所に置き、その間を他の配線
が通過することはないようにする。また、上記リペア用
配線構造体３を構成するビア２として、下層配線から最
上層配線まで一本のスルーホールを介して引き上げが可
能な積層型ビアを使用することで、専有面積を小さくで
きるため、設置に伴う容量負荷は極めて小さい。そのた
め、上記リペア用配線構造体が設置可能な領域をレイア
ウト設計後のマスクパタンにおいて十分確保でき、殆ど
の論理素子の端子又は配線分岐点に接続する配線部分に
設置することが可能になる。
造体３（図２記載）の一つの実施の形態を示したもので
ある。このリペア用配線構造体３では、論理素子の端子
間の接続配線上に、上記論理素子の入力端子、出力端子
および分岐点の少なくとも一つ以上に直接接続する配線
を最上層に引き上げるための一対のビア２を隣接して設
置し、これら引き出したビア間を最上層接続配線１によ
り接続している。このようなリペア用配線構造体３で
は、占有面積を小さくするためこの一対を形成する各ビ
アは可能な限り近接した場所に置き、その間を他の配線
が通過することはないようにする。また、上記リペア用
配線構造体３を構成するビア２として、下層配線から最
上層配線まで一本のスルーホールを介して引き上げが可
能な積層型ビアを使用することで、専有面積を小さくで
きるため、設置に伴う容量負荷は極めて小さい。そのた
め、上記リペア用配線構造体が設置可能な領域をレイア
ウト設計後のマスクパタンにおいて十分確保でき、殆ど
の論理素子の端子又は配線分岐点に接続する配線部分に
設置することが可能になる。
【００１８】図２は、上記リペア用配線構造体３をＬＳ
Ｉに配置する第一の実施の形態を示すものである。な
お、上記リペア用配線構造体３は本図以下の図において
ギリシャ文字α、β、γ、δ、ε、ζ、χ、ψ等を付し
たリペア用配線構造体を含む総称である。図２（ａ）は
製造されたＬＳＩの一部の回路であって、すべての論理
素子の全ての入力端子及び出力端子に接続する配線部分
にリペア用配線構造体３が配置されている。ＬＳＩの故
障診断により、論理素子Ｂの出力端子ｘに設けられたリ
ペア用配線構造体χと、論理素子Ｄの入力端子ｚに設け
られたリペア用配線構造体ψの間に電源線との短絡故障
が検出された例を示している。図２（ｂ）は、上記リペ
ア用配線構造体χと上記リペア用配線構造体ψを構成す
るぞれぞれのビア対を切り離し、短絡故障部分を上記回
路部分から分離した例を示している。図２（ｃ）は、図
２（ｂ）のリペア用配線構造体χの出力端子ｘ側ビアと
上記リペア用配線構造体ψの入力端子ｚ側ビア間を、Ｆ
ＩＢによる配線形成により接続した場合を示している。
Ｉに配置する第一の実施の形態を示すものである。な
お、上記リペア用配線構造体３は本図以下の図において
ギリシャ文字α、β、γ、δ、ε、ζ、χ、ψ等を付し
たリペア用配線構造体を含む総称である。図２（ａ）は
製造されたＬＳＩの一部の回路であって、すべての論理
素子の全ての入力端子及び出力端子に接続する配線部分
にリペア用配線構造体３が配置されている。ＬＳＩの故
障診断により、論理素子Ｂの出力端子ｘに設けられたリ
ペア用配線構造体χと、論理素子Ｄの入力端子ｚに設け
られたリペア用配線構造体ψの間に電源線との短絡故障
が検出された例を示している。図２（ｂ）は、上記リペ
ア用配線構造体χと上記リペア用配線構造体ψを構成す
るぞれぞれのビア対を切り離し、短絡故障部分を上記回
路部分から分離した例を示している。図２（ｃ）は、図
２（ｂ）のリペア用配線構造体χの出力端子ｘ側ビアと
上記リペア用配線構造体ψの入力端子ｚ側ビア間を、Ｆ
ＩＢによる配線形成により接続した場合を示している。
【００１９】図３は、上記リペア用配線構造体３をＬＳ
Ｉに配置する第二の実施の形態を示すものである。図３
（ａ）は製造されたＬＳＩの回路の一部である。論理素
子の全ての入力端子及び出力端子と配線の分岐点ｒに接
続する配線部分にリペア用配線構造体３が配置されてお
り、リペア用配線構造体δとζとの間に故障診断により
特定された短絡故障が例示されている。図３（ｂ）は、
上記リペア用配線構造体δおよびζを構成するそれぞれ
のビア対を、ＦＩＢにより切り離した場合を示してい
る。図３（ｃ）は、上記リペア用配線構造体δの分岐点
ｒ側ビアと上記リペア用配線構造体ζの論理素子Ｃの入
力端子側ビアとの間を、ＦＩＢによる配線形成により接
続した場合を示している。
Ｉに配置する第二の実施の形態を示すものである。図３
（ａ）は製造されたＬＳＩの回路の一部である。論理素
子の全ての入力端子及び出力端子と配線の分岐点ｒに接
続する配線部分にリペア用配線構造体３が配置されてお
り、リペア用配線構造体δとζとの間に故障診断により
特定された短絡故障が例示されている。図３（ｂ）は、
上記リペア用配線構造体δおよびζを構成するそれぞれ
のビア対を、ＦＩＢにより切り離した場合を示してい
る。図３（ｃ）は、上記リペア用配線構造体δの分岐点
ｒ側ビアと上記リペア用配線構造体ζの論理素子Ｃの入
力端子側ビアとの間を、ＦＩＢによる配線形成により接
続した場合を示している。
【００２０】リペア用配線構造体３が論理素子の入力端
子及び出力端子にしか配置されていないと、分岐のある
配線上に短絡故障がある場合、この短絡故障に接続する
論理素子の端子に設けられた配線構造体を全て切断し修
正配線する必要があるが、本実施の形態では分岐点ｒに
接続する配線部分にもリペア用配線構造体β、γおよび
δが設けられているため、切断・修正配線すべき配線構
造体の数を最小限に削減することができる。
子及び出力端子にしか配置されていないと、分岐のある
配線上に短絡故障がある場合、この短絡故障に接続する
論理素子の端子に設けられた配線構造体を全て切断し修
正配線する必要があるが、本実施の形態では分岐点ｒに
接続する配線部分にもリペア用配線構造体β、γおよび
δが設けられているため、切断・修正配線すべき配線構
造体の数を最小限に削減することができる。
【００２１】図４は、本発明によるＬＳＩに対して、Ｆ
ＩＢを用いて配線接続を変更する過程を示したものであ
る。図４（ａ）では、出力端子ｘ側と入力端子ｚ側にそ
れぞれリペア用配線構造体３が設置され、これら配線構
造体３間にＭＬ１層配線７とＭＬ２層配線６間の短絡故
障が検出された様子が示されている。図４（ｂ）では、
出力端子ｘ９側のリペア用配線構造体３の最上層接続配
線１を切断し、短絡故障が出力端子ｘから切り離され、
図４（ｃ）では、入力端子ｚ側のリペア用配線構造体３
の最上層接続配線１を切断することにより、短絡故障が
入力端子ｚから切り離される状況を示している。次ぎ
に、図４（ｄ）の平面図に示すように、金属を含んだガ
スＧ（図１５記載）を用いたＦＩＢによる配線形成によ
り出力端子ｘと入力端子ｚの間が配線接続される。この
ように、修正配線形成は短絡故障と接続しているビア２
を回避するように行われる。
ＩＢを用いて配線接続を変更する過程を示したものであ
る。図４（ａ）では、出力端子ｘ側と入力端子ｚ側にそ
れぞれリペア用配線構造体３が設置され、これら配線構
造体３間にＭＬ１層配線７とＭＬ２層配線６間の短絡故
障が検出された様子が示されている。図４（ｂ）では、
出力端子ｘ９側のリペア用配線構造体３の最上層接続配
線１を切断し、短絡故障が出力端子ｘから切り離され、
図４（ｃ）では、入力端子ｚ側のリペア用配線構造体３
の最上層接続配線１を切断することにより、短絡故障が
入力端子ｚから切り離される状況を示している。次ぎ
に、図４（ｄ）の平面図に示すように、金属を含んだガ
スＧ（図１５記載）を用いたＦＩＢによる配線形成によ
り出力端子ｘと入力端子ｚの間が配線接続される。この
ように、修正配線形成は短絡故障と接続しているビア２
を回避するように行われる。
【００２２】図５は、ＬＳＩのレイアウト設計によって
得られた原マスクパタンデータに、上記リペア用配線構
造体３の配置データを追加・合成する過程における配線
設計の実例を説明する図である。まず図５（ａ）では、
ＭＬ２層配線６上においてリペア用配線構造体３の設置
に十分な面積だけ、上方を他の配線パタンが通過してい
ない箇所を求める。通過しない箇所の探索は、レイアウ
トＣＡＤにおいて配線パタンを配置するために設定され
た配線チヤネル格子を一つ一つ調べることにより行う。
この例では、配線チヤネル格子１と２が、上方を配線が
通過していない箇所である。続いて図５（ｂ）の過程で
リペア用配線構造体３を配置する。このリペア用配線構
造体の設置箇所は、上記図５（ａ）で抽出された上方を
配線が通過していない箇所の中で、極力入力端子、出力
端子および配線の分岐点の何れか少なくとも一つ以上に
近い位置を選択する。これに用いるリペア用配線構造体
３はライブラリとして別に用意しておき、配置に際して
は、上記選択された設置位置座標に上記リペア用配線構
造体３を呼出し、配置方向を指定する。最後に図５
（ｃ）において、ＭＬ２層配線６のうち、上記リペア用
配線構造体３の最上層接続配線１の直下にある部分を削
除する。
得られた原マスクパタンデータに、上記リペア用配線構
造体３の配置データを追加・合成する過程における配線
設計の実例を説明する図である。まず図５（ａ）では、
ＭＬ２層配線６上においてリペア用配線構造体３の設置
に十分な面積だけ、上方を他の配線パタンが通過してい
ない箇所を求める。通過しない箇所の探索は、レイアウ
トＣＡＤにおいて配線パタンを配置するために設定され
た配線チヤネル格子を一つ一つ調べることにより行う。
この例では、配線チヤネル格子１と２が、上方を配線が
通過していない箇所である。続いて図５（ｂ）の過程で
リペア用配線構造体３を配置する。このリペア用配線構
造体の設置箇所は、上記図５（ａ）で抽出された上方を
配線が通過していない箇所の中で、極力入力端子、出力
端子および配線の分岐点の何れか少なくとも一つ以上に
近い位置を選択する。これに用いるリペア用配線構造体
３はライブラリとして別に用意しておき、配置に際して
は、上記選択された設置位置座標に上記リペア用配線構
造体３を呼出し、配置方向を指定する。最後に図５
（ｃ）において、ＭＬ２層配線６のうち、上記リペア用
配線構造体３の最上層接続配線１の直下にある部分を削
除する。
【００２３】図６は、レイアウト設計により得られたＬ
ＳＩの原マスクパタンデータに上記リペア用配線構造体
３の配置データを追加・合成する方法について説明する
ための図である。まず、ｉ）配線抽出機能により、レイ
アウト設計後の原マスクパタンデータを入力し、全論理
セルの入力端子及び出力端子又は配線の分岐点の接続配
線を求める。続いて、ｉｉ）設置可能箇所抽出機能によ
り、接続配線部分を追跡し、上層を配線が通過せず上記
リペア用配線構造体３が設置可能な箇所を抽出する。更
にｉｉｉ）配置データ生成機能により、上記リペア用配
線構造体３の配置座標と配置方向からなる配置データを
生成する。ｉ）、ｉｉ）、ｉｉｉ）は全ての論理素子の
入力端子、出力端子および配線の分岐点の少なくとも一
つ以上に対して繰り返し行われる。続いて、ｉｖ）の合
成機能により、上記配置データを上記原マスクパタンデ
ータに追加し、合成マスクパタンデータを生成する。最
後にｖ）の配線削除機能により、この合成マスクパタン
データから、リペア用配線構造体における最上層接続配
線の直下の配線部分を削除する。これにより得られたマ
スクパタンデータをｖｉ）レイアウト検証機能により検
証し、配線ルール・ネットリスト構造・ショート／オー
プン有無を確認する。
ＳＩの原マスクパタンデータに上記リペア用配線構造体
３の配置データを追加・合成する方法について説明する
ための図である。まず、ｉ）配線抽出機能により、レイ
アウト設計後の原マスクパタンデータを入力し、全論理
セルの入力端子及び出力端子又は配線の分岐点の接続配
線を求める。続いて、ｉｉ）設置可能箇所抽出機能によ
り、接続配線部分を追跡し、上層を配線が通過せず上記
リペア用配線構造体３が設置可能な箇所を抽出する。更
にｉｉｉ）配置データ生成機能により、上記リペア用配
線構造体３の配置座標と配置方向からなる配置データを
生成する。ｉ）、ｉｉ）、ｉｉｉ）は全ての論理素子の
入力端子、出力端子および配線の分岐点の少なくとも一
つ以上に対して繰り返し行われる。続いて、ｉｖ）の合
成機能により、上記配置データを上記原マスクパタンデ
ータに追加し、合成マスクパタンデータを生成する。最
後にｖ）の配線削除機能により、この合成マスクパタン
データから、リペア用配線構造体における最上層接続配
線の直下の配線部分を削除する。これにより得られたマ
スクパタンデータをｖｉ）レイアウト検証機能により検
証し、配線ルール・ネットリスト構造・ショート／オー
プン有無を確認する。
【００２４】以上述べたマスクパタンデータの生成およ
び検証の各工程は、通常のコンピュータに上記機能を有
するＣＡＤ（Computer Aided Design）を作成し搭載し
た設計装置とすることにより実行し得る。このようにし
て検証されたマスクパタンデータを最終マスクパタンデ
ータと呼び、このデータによりマスクが作成され、さら
にこのマスクを用いてＬＳＩが製造される。
び検証の各工程は、通常のコンピュータに上記機能を有
するＣＡＤ（Computer Aided Design）を作成し搭載し
た設計装置とすることにより実行し得る。このようにし
て検証されたマスクパタンデータを最終マスクパタンデ
ータと呼び、このデータによりマスクが作成され、さら
にこのマスクを用いてＬＳＩが製造される。
【００２５】更に上記の装置を用いて、ＬＳＩ回路の故
障箇所の自動修正、設計変更等も行なわせることも可能
である。以下、この方法の実施の形態について述べる。
障箇所の自動修正、設計変更等も行なわせることも可能
である。以下、この方法の実施の形態について述べる。
【００２６】図７は、加工手順ファイルの作成方法と、
マスクパタンデータの修正方法の実施の形態を示す図
で、以下の手順で実行される。まず、故障しているＬＳ
Ｉを本来の仕様通りに機能させるためのＬＳＩの回路変
更の記述データを、リペア記述変換によりこれと等価な
リペア用配線構造体の接続変更に置き換えた配線構造体
リペア記述データに変換する。続いて、この配線構造体
リペア記述データとリペア配線素子の配置データ（図６
の配置データ生成手段によって作成され配置データ）と
を入力し図形データ作成手段により加工のための物理的
な図形データを作成し、加工手順作成手段により、リペ
ア手段が読めるような形式の加工手順ファイルに変換す
る。作成された加工手順ファイルに対応して、元のマス
クパタンデータのレイアウト配線切断を行なう。続いて
レイアウト配線接続手段は、上記加工手順ファイルに基
づいて元のマスクパタンデータの配線を接続し、新しい
マスクパタンデータを作成する。このように構成するこ
とにより、上記回路変更の記述データを入力するだけ
で、リペア装置による実際のＬＳＩ上の配線の物理的変
更が自動的に行われる。また、リペアによる回路変更の
内容を、元のマスクパタンデータに対して、直接反映す
ることが可能となる。
マスクパタンデータの修正方法の実施の形態を示す図
で、以下の手順で実行される。まず、故障しているＬＳ
Ｉを本来の仕様通りに機能させるためのＬＳＩの回路変
更の記述データを、リペア記述変換によりこれと等価な
リペア用配線構造体の接続変更に置き換えた配線構造体
リペア記述データに変換する。続いて、この配線構造体
リペア記述データとリペア配線素子の配置データ（図６
の配置データ生成手段によって作成され配置データ）と
を入力し図形データ作成手段により加工のための物理的
な図形データを作成し、加工手順作成手段により、リペ
ア手段が読めるような形式の加工手順ファイルに変換す
る。作成された加工手順ファイルに対応して、元のマス
クパタンデータのレイアウト配線切断を行なう。続いて
レイアウト配線接続手段は、上記加工手順ファイルに基
づいて元のマスクパタンデータの配線を接続し、新しい
マスクパタンデータを作成する。このように構成するこ
とにより、上記回路変更の記述データを入力するだけ
で、リペア装置による実際のＬＳＩ上の配線の物理的変
更が自動的に行われる。また、リペアによる回路変更の
内容を、元のマスクパタンデータに対して、直接反映す
ることが可能となる。
【００２７】図８は、リペア用配線構造体３を用いて回
路変更を行う方法に関する実施の形態を説明する図であ
る。図８（ａ）はＬＳＩ回路を変更した例であり、回路
ノードＮ２から論理ゲートＢの入力端子Ｉ２を切離し、
この端子Ｉ２を回路ノードＮ３に接続する様子を示して
いる。図８（ｂ）はこれに対応するリペア用配線構造体
３の接続変更例を示している。図８（ｂ）は、論理ゲー
トＢと論理ゲートＣの周辺レイアウトを示したものであ
り、論理ゲートＢの入力端子Ｉ２には配線構造体Ｂ．Ｉ
２が、論理ゲートＣの出力端子Ｏ１には配線構造体Ｃ＿
Ｏ１が、それぞれ接続配線上に配置されている。図８
（ａ）で述べたと等価な回路変更は、リペア用配線構造
体Ｂ．Ｉ２ビア間の接続配線を切断し、リペア用配線構
造体Ｂ．Ｉ２の論理ゲートＢ側の端子Ｂ．Ｉ２＿Ｂと、
リペア用配線構造体Ｃ．Ｏ１の論理ゲートＣ側の端子
Ｃ．Ｏ１＿Ｃの間を接続することで行われる。
路変更を行う方法に関する実施の形態を説明する図であ
る。図８（ａ）はＬＳＩ回路を変更した例であり、回路
ノードＮ２から論理ゲートＢの入力端子Ｉ２を切離し、
この端子Ｉ２を回路ノードＮ３に接続する様子を示して
いる。図８（ｂ）はこれに対応するリペア用配線構造体
３の接続変更例を示している。図８（ｂ）は、論理ゲー
トＢと論理ゲートＣの周辺レイアウトを示したものであ
り、論理ゲートＢの入力端子Ｉ２には配線構造体Ｂ．Ｉ
２が、論理ゲートＣの出力端子Ｏ１には配線構造体Ｃ＿
Ｏ１が、それぞれ接続配線上に配置されている。図８
（ａ）で述べたと等価な回路変更は、リペア用配線構造
体Ｂ．Ｉ２ビア間の接続配線を切断し、リペア用配線構
造体Ｂ．Ｉ２の論理ゲートＢ側の端子Ｂ．Ｉ２＿Ｂと、
リペア用配線構造体Ｃ．Ｏ１の論理ゲートＣ側の端子
Ｃ．Ｏ１＿Ｃの間を接続することで行われる。
【００２８】図９は図８に示したリペア用配線構造体に
よる接続変更方法に基づいて、リペア装置によりＬＳＩ
を物理的に加工する手順を示す場合の実施の形態の例で
ある。この方法を実行するには、図９（ａ）においてＬ
ＳＩの配線構造体上に切断図形を設定し、この図形上を
下に向かって（紙面に垂直な方向）リペア装置によって
堀り進み、物理的なエッチングにより配線を切断する。
続いて、図９（ｂ）では、配線接続の前準備として、Ｌ
ＳＩの配線構造体のビア上に穴あけのための図形を設定
し、リペア装置によりこの図形上を下に向かって掘り進
み、絶縁保護膜を除去し、ビアの最上層配線を露出させ
る。最後に（ｃ）においてビア間を接続する図形をＬＳ
Ｉのビアを含むように設定し、この図形領域上にリペア
装置により金属配線をデポジットする。以上のような加
工を行うことで、回路変更に対応したＬＳＩのリペアが
行われる。
よる接続変更方法に基づいて、リペア装置によりＬＳＩ
を物理的に加工する手順を示す場合の実施の形態の例で
ある。この方法を実行するには、図９（ａ）においてＬ
ＳＩの配線構造体上に切断図形を設定し、この図形上を
下に向かって（紙面に垂直な方向）リペア装置によって
堀り進み、物理的なエッチングにより配線を切断する。
続いて、図９（ｂ）では、配線接続の前準備として、Ｌ
ＳＩの配線構造体のビア上に穴あけのための図形を設定
し、リペア装置によりこの図形上を下に向かって掘り進
み、絶縁保護膜を除去し、ビアの最上層配線を露出させ
る。最後に（ｃ）においてビア間を接続する図形をＬＳ
Ｉのビアを含むように設定し、この図形領域上にリペア
装置により金属配線をデポジットする。以上のような加
工を行うことで、回路変更に対応したＬＳＩのリペアが
行われる。
【００２９】図１０は、図７の各記述データに関する実
施の形態を示したもので、図８と図９の回路変更に対応
している。図１０（ａ）は回路変更の記述データであっ
て、変更前は論理ゲートＢの端子Ｉ２がノードＮ１に接
続されていたのが、変更後はゲートＢの端子Ｉ２がノー
ドＮ３に接続変更されるべきことが示されている。次に
図１０（ｂ）は、配線構造体リペア記述データの例であ
って、配線構造体に対する接続変更手順として、Ｂ．Ｉ
２を切断し、ビアＢ．Ｉ２＿ＢとビアＣ．Ｏ１＿Ｃを接
続する、という論理的な手順が記載されている。更に、
図１０（ｃ）は、リペア装置の実際の物理的な加工手順
が、切断及び接続図形の物理的形状を示すデータと共に
記載されている。
施の形態を示したもので、図８と図９の回路変更に対応
している。図１０（ａ）は回路変更の記述データであっ
て、変更前は論理ゲートＢの端子Ｉ２がノードＮ１に接
続されていたのが、変更後はゲートＢの端子Ｉ２がノー
ドＮ３に接続変更されるべきことが示されている。次に
図１０（ｂ）は、配線構造体リペア記述データの例であ
って、配線構造体に対する接続変更手順として、Ｂ．Ｉ
２を切断し、ビアＢ．Ｉ２＿ＢとビアＣ．Ｏ１＿Ｃを接
続する、という論理的な手順が記載されている。更に、
図１０（ｃ）は、リペア装置の実際の物理的な加工手順
が、切断及び接続図形の物理的形状を示すデータと共に
記載されている。
【００３０】図１１は、リペア加工手順データに基づい
てマスクパタンを変更する方法の実施の形態を説明する
図である。図１１（ａ）は元のマスクパタンの論理ゲー
トＢ、Ｃ付近を表したものである。これに対して、図１
０（ｃ）のリペア加工手順のデータから座標と図形デー
タを抽出し、最初のコマンド[CUT 10. 10. 10.20. 0.0
0"P1"]に対応して配線を切断する。この例が、図１１
（ｂ）である。更に、三番目のコマンド[DEPO 20. 20.
20. 5. 0.00"P32"]による配線接続を、他の配線層との
ショートを引き起こすことなしに配線図形を付加し、接
続する。この例が図１１（ｃ）である。なお、二番目の
コマンド[HOLE 10. 10. 20.0.00"P2"]は、ＬＳＩリペア
時専用の処理であって、マスクパタンの変更において
は、考慮する必要がない。以上のようにして、ＬＳＩリ
ペアの内容と等価な回路変更を、マスクパタンに対して
実施することが出来、このマスクパタンに基づいてＬＳ
Ｉの再製造をスムーズに行なうことが可能となる。
てマスクパタンを変更する方法の実施の形態を説明する
図である。図１１（ａ）は元のマスクパタンの論理ゲー
トＢ、Ｃ付近を表したものである。これに対して、図１
０（ｃ）のリペア加工手順のデータから座標と図形デー
タを抽出し、最初のコマンド[CUT 10. 10. 10.20. 0.0
0"P1"]に対応して配線を切断する。この例が、図１１
（ｂ）である。更に、三番目のコマンド[DEPO 20. 20.
20. 5. 0.00"P32"]による配線接続を、他の配線層との
ショートを引き起こすことなしに配線図形を付加し、接
続する。この例が図１１（ｃ）である。なお、二番目の
コマンド[HOLE 10. 10. 20.0.00"P2"]は、ＬＳＩリペア
時専用の処理であって、マスクパタンの変更において
は、考慮する必要がない。以上のようにして、ＬＳＩリ
ペアの内容と等価な回路変更を、マスクパタンに対して
実施することが出来、このマスクパタンに基づいてＬＳ
Ｉの再製造をスムーズに行なうことが可能となる。
【００３１】
【発明の効果】以上述べたように、本発明によるＬＳＩ
では、論理素子の全ての入力端子、出力端子および配線
の分岐点に接続する配線部分にリペア用配線構造体を設
けているため、論理素子の入力端子、出力端子および分
岐点の接続配線は常に最上層の配線部を有している。ま
たリペア用配線構造体の追加を、ＬＳＩのレイアウト設
計後に行うことができる。
では、論理素子の全ての入力端子、出力端子および配線
の分岐点に接続する配線部分にリペア用配線構造体を設
けているため、論理素子の入力端子、出力端子および分
岐点の接続配線は常に最上層の配線部を有している。ま
たリペア用配線構造体の追加を、ＬＳＩのレイアウト設
計後に行うことができる。
【００３２】このため、本発明によるＬＳＩでは、リペ
ア用配線構造体を利用することで、配線切断において層
間絶縁膜を深く掘り下げる加工が不要となるため、加工
時間が大幅に短縮される効果がある。また、金属ガスを
用いたＦＩＢによる配線形成において、リペア用配線構
造体を配線接続のための端子に利用することで、層間絶
縁膜にあけた穴を金属で埋める加工もまた不要となるた
め、埋め込みの工程に伴う時間を短縮できるばかりか、
配線抵抗も低く抑えることができるなどの効果がある。
また、リペア用配線構造体を設置することで、ＦＩＢに
よる加工部分が常に論理素子の遥か上方にある最上層の
配線に限定されるため、論理素子に与える損傷も軽減さ
れ、ＦＩＢによる加工部分に全く制約がなくなる。一
方、レイアウト設計ＣＡＤによる設計後のマスクパタン
から空き領域を探し、リペア用配線構造体を設置するた
め、設置に当たって集積回路装置のチップサイズは不変
であり、配線構造体の設置に伴うオーバヘツドがなくな
る、等の効果がある。このように本発明は、多層配線の
プロセス技術によって製造されるＬＳＩに対して極めて
有効であり、ＬＳＩの開発期間の短縮において大きな効
果が得られる。
ア用配線構造体を利用することで、配線切断において層
間絶縁膜を深く掘り下げる加工が不要となるため、加工
時間が大幅に短縮される効果がある。また、金属ガスを
用いたＦＩＢによる配線形成において、リペア用配線構
造体を配線接続のための端子に利用することで、層間絶
縁膜にあけた穴を金属で埋める加工もまた不要となるた
め、埋め込みの工程に伴う時間を短縮できるばかりか、
配線抵抗も低く抑えることができるなどの効果がある。
また、リペア用配線構造体を設置することで、ＦＩＢに
よる加工部分が常に論理素子の遥か上方にある最上層の
配線に限定されるため、論理素子に与える損傷も軽減さ
れ、ＦＩＢによる加工部分に全く制約がなくなる。一
方、レイアウト設計ＣＡＤによる設計後のマスクパタン
から空き領域を探し、リペア用配線構造体を設置するた
め、設置に当たって集積回路装置のチップサイズは不変
であり、配線構造体の設置に伴うオーバヘツドがなくな
る、等の効果がある。このように本発明は、多層配線の
プロセス技術によって製造されるＬＳＩに対して極めて
有効であり、ＬＳＩの開発期間の短縮において大きな効
果が得られる。
【００３３】更に、本発明によれば、回路変更の記述を
与えることで、直接リペア装置による加工手順が作成さ
れるため、リペア作業を自動化することが出来、人手に
よるミスの少ない正確なＬＳＩリペアが可能になるとい
う効果も生じる。また、作成した加工手順に基づいて、
ＬＳＩのリペア内容と一致するレイアウトデータを自動
的に作成出来るため、ＬＳＩのレイアウト変更における
設計バグの混入を防ぐことが出来るばかりか、再製造の
ための設計期間の大幅な短縮を図ることが出来る。
与えることで、直接リペア装置による加工手順が作成さ
れるため、リペア作業を自動化することが出来、人手に
よるミスの少ない正確なＬＳＩリペアが可能になるとい
う効果も生じる。また、作成した加工手順に基づいて、
ＬＳＩのリペア内容と一致するレイアウトデータを自動
的に作成出来るため、ＬＳＩのレイアウト変更における
設計バグの混入を防ぐことが出来るばかりか、再製造の
ための設計期間の大幅な短縮を図ることが出来る。
【図１】本発明のリペア用配線構造体の構造を示す断面
図。
図。
【図２】本発明の第一の実施の形態としてリペア用配線
構造体を用いて故障箇所修正手順を示す回路図。
構造体を用いて故障箇所修正手順を示す回路図。
【図３】本発明の第二の実施の形態としてリペア用配線
構造体を用いて故障箇所修正手順を示す回路図。
構造体を用いて故障箇所修正手順を示す回路図。
【図４】本発明による集積回路装置の加工手順を示す断
面図（ａ）〜（ｃ）および最上層平面図（ｄ）。
面図（ａ）〜（ｃ）および最上層平面図（ｄ）。
【図５】リペア用配線構造を原マスクパタンデータに配
置する配線設計の手順を説明するための断面図。
置する配線設計の手順を説明するための断面図。
【図６】リペア用配線構造体の原マスクパタンデータへ
の設置方法を示すフロー図。
の設置方法を示すフロー図。
【図７】回路変更の記述データに基づいて、リペア装置
の加工手順ファイルを作成する方法と、マスクパタンデ
ータを修正する方法とに関する作業ステップのフロー
図。
の加工手順ファイルを作成する方法と、マスクパタンデ
ータを修正する方法とに関する作業ステップのフロー
図。
【図８】回路変更に対応するリペア用配線構造体の接続
変更方法における回路の変更方法を示す回路図（ａ）、
およびリペア用配線構造体の接続変更方法を示す構造図
（ｂ）。
変更方法における回路の変更方法を示す回路図（ａ）、
およびリペア用配線構造体の接続変更方法を示す構造図
（ｂ）。
【図９】回路変更に対応する、リペア装置によるＬＳＩ
加工手順を示す回路構造図。
加工手順を示す回路構造図。
【図１０】回路変更の記述データをリペア加工手順デー
タに変換する各ステップでの表記データ図。
タに変換する各ステップでの表記データ図。
【図１１】ＬＳＩリペアによる加工手順に対応するマス
クパタン変更の状況を示す回路の構造図。
クパタン変更の状況を示す回路の構造図。
【図１２】従来の集積回路装置の修正手順を説明する回
路図。
路図。
【図１３】従来のレイアウト設計方法を示すフロー図。
【図１４】従来の集積回路装置の配線構造を示す断面
図。
図。
【図１５】従来の集積回路装置のＦＩＢによる加工手順
を示す断面図（ａ）〜（ｃ）および最上層平面図
（ｄ）。
を示す断面図（ａ）〜（ｃ）および最上層平面図
（ｄ）。
１ 最上層接続配線 ｘ 論理素子の
出力端子 ２ ビア ｚ 論理素子の
入力端子 ３ リペア用配線構造体 Ａ、Ｂ、Ｃ、Ｄ
論理素子 ４ 端子間接続配線 α、β、γ、δ、
ε、ζ、χ、ψ ６ ML2層配線 リペア用配
線構造体 ７ ML1層配線 N1、N2、N3、N4、
N5、N6 ８ ML5層配線 ノード ２０１ 端子ｘ側のビア I1、I2 入
力端子 ２０２ 端子ｚ側のビア O1 出
力端子 ２０３ 短絡故障と接続するビア B.I2 リ
ペア用配線構造体 C.01 リペア用配線構造体
出力端子 ２ ビア ｚ 論理素子の
入力端子 ３ リペア用配線構造体 Ａ、Ｂ、Ｃ、Ｄ
論理素子 ４ 端子間接続配線 α、β、γ、δ、
ε、ζ、χ、ψ ６ ML2層配線 リペア用配
線構造体 ７ ML1層配線 N1、N2、N3、N4、
N5、N6 ８ ML5層配線 ノード ２０１ 端子ｘ側のビア I1、I2 入
力端子 ２０２ 端子ｚ側のビア O1 出
力端子 ２０３ 短絡故障と接続するビア B.I2 リ
ペア用配線構造体 C.01 リペア用配線構造体
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フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/82
H01L 21/822
H01L 27/04
G06F 17/50
Claims (7)
- 【請求項１】複数の論理素子と該論理素子間を接続する
複数の配線により構成された半導体集積回路のレイアウ
ト設計装置において、 論理素子の入力端子、出力端子および配線の分岐点の少
なくとも一つ以上に直接接続する配線をレイアウト設計
後のマスクパタンデータから抽出する手段と、 該直接接続する配線の部分の上層に他の配線が存在せ
ず、かつ該直接接続する配線の部分が属する配線層と最
上配線層とを層間接続する二つの隣接して配置されるビ
アおよび該ビア間を互いに接続する最上層接続配線とか
ら成るリペア用配線構造体を設置するに十分な面積を有
する箇所を抽出する手段と、 該リペア用配線構造体の配置データを生成する手段と、 該マスクパタンデータに該リペア用配線構造体の配置デ
ータを付加し両者の合成データを生成する手段と、 該合成データにおいて該リペア用配線構造体の直下にあ
る上記配線層における配線部分を切断する手段とを有す
ることを特徴とする半導体集積回路のレイアウト設計装
置。 - 【請求項２】ＬＳＩの故障箇所を正常に動作させるよう
に回路の構成を一部変更するための回路変更の記述デー
タを、最上層配線を切断する該リペア用配線構造体と相
互接続を行う該リペア用配線構造体とからなる配線構造
体リペア記述データに変換する手段と、 該配線構造体リペア記述データに基づいて該構造体の最
上層配線を切断する図形データおよび該構造体間を接続
する図形データを作成する手段と、 該切断図形並びに該接続図形に基づいてリペア装置の加
工手順を作成する手段とを有することを特徴とする請求
項１に記載の半導体集積回路のレイアウト設計装置。 - 【請求項３】該配線構造体リペア記述データに基づいて
レイアウト設計後のマスクパタンデータを構成する配線
を切断する手段と、 該配線構造体リペア記述データに基づいて上記マスクパ
タンデータを構成する配線間を他の配線と交わることな
く接続する手段とを有することを特徴とする請求項２に
記載の半導体集積回路のレイアウト設計装置。 - 【請求項４】複数の論理素子と該論理素子間を接続する
複数の配線により構成された半導体集積回路のレイアウ
ト設計方法において、 論理素子の入力端子、出力端子および配線の分岐点の少
なくとも一つ以上に直接接続する配線をレイアウト設計
後のマスクパタンデータから抽出する工程と、 該直接接続する配線の部分の上層に他の配線が存在せ
ず、かつ該直接接続する配線の部分が属する配線層と最
上配線層とを層間接続する二つの隣接して配置されるビ
アおよび該ビア間を互いに接続する最上層接続配線とか
ら成るリペア用配線構造体を設置するに十分な面積を有
する箇所を抽出する工程と、 該リペア用配線構造体の配置データを生成する工程と、 該マスクパタンデータに該リペア用配線構造体の配置デ
ータを付加し両者の合成データを生成する工程と、 該合成データにおいて該リペア用配線構造体の直下にあ
る該配線層における配線部分を切断する工程とを有する
ことを特徴とする半導体集積回路のレイアウト設計方
法。 - 【請求項５】ＬＳＩの故障箇所を正常に動作させるよう
に回路の構成を一部変更するための回路変更の記述デー
タを、最上層配線を切断する該リペア用配線構造体と相
互接続を行う該リペア用配線構造体とからなる配線構造
体リペア記述データに変換する工程と、 該配線構造体リペア記述データに基づいて該構造体の最
上層配線を切断する図形データおよび該構造体間を接続
する図形データを作成する工程と、 該切断図形並びに上記接続図形に基づいてリペア装置の
加工手順を作成する工程とを有することを特徴とする請
求項４に記載の半導体集積回路のレイアウト設計方法。 - 【請求項６】該配線構造体リペア記述データに基づいて
レイアウト設計後のマスクパタンデータを構成する配線
を切断する工程と、 該配線構造体リペア記述データに基づいて上記マスクパ
タンデータを構成する配線間を他の配線と交わることな
く接続する工程とを有することを特徴とする請求項５に
記載の半導体集積回路のレイアウト設計方法。 - 【請求項７】請求項４乃至請求項６のいづれかに記載し
た半導体集積回路のレイアウト設計方法を実施するプロ
グラムを記録したことを特徴とする記録媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21465497A JP3518974B2 (ja) | 1997-03-03 | 1997-08-08 | 半導体集積回路のレイアウト設計装置、レイアウト設計方法およびその記録媒体 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4748797 | 1997-03-03 | ||
| JP9-47487 | 1997-03-03 | ||
| JP21465497A JP3518974B2 (ja) | 1997-03-03 | 1997-08-08 | 半導体集積回路のレイアウト設計装置、レイアウト設計方法およびその記録媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10308452A JPH10308452A (ja) | 1998-11-17 |
| JP3518974B2 true JP3518974B2 (ja) | 2004-04-12 |
Family
ID=26387661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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