JPH1126699A

JPH1126699A - 半導体装置

Info

Publication number: JPH1126699A
Application number: JP9182599A
Authority: JP
Inventors: Mototaka Kuribayashi; 元隆栗林
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-07-08
Filing date: 1997-07-08
Publication date: 1999-01-29

Abstract

(57)【要約】【課題】半導体装置の電源配線で発生するスイッチン
グノイズを、チップ面積を増加させることなしに低減す
る。【解決手段】配線通過用セル４１〜４８の電源線１１
とＧＮＤ線１２の配線幅を、前記線間が隣接可能な最小
間隔となるように拡大することにより、電源配線と基盤
間及び電源配線間に容量成分を付加し、電源配線で発生
するノイズを、付加された容量成分により低減するよう
に構成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＬＳＩなどの半
導体装置のレイアウト技術に関し、とくにスタンダード
セルやゲートアレイでレイアウトする際に、電源配線と
基盤との間の容量及び電源配線同士の隣接する容量を付
加することにより、スイッチングノイズの低減を図るこ
とを目的とした技術に関する。

【０００２】

【従来の技術】近年、ＬＳＩなどの半導体装置において
は、電磁環境問題が大きく取り上げられている。これ
は、半導体装置でＥＭＩ（電磁妨害）ノイズが発生する
と、他の電子機器の誤差動等を生じ、重大な問題が起こ
り得るためである。ＥＭＩノイズを大きく分けると以下
の３つが主なものである。

【０００３】（１）電源配線からの伝導ノイズ電源電流波形に依存し、電源配線をアンテナとして伝導
／輻射する。

【０００４】（２）ポートからの漏れノイズポート等のＬＳＩのピンから電源電位の変動が外部配線
をアンテナとして伝導／輻射する。

【０００５】（３）ＬＳＩ表面からの輻射ノイズＬＳＩ表面から主に電流ループをアンテナとして空間に
輻射する。

【０００６】このうち（１）は、回路に入力される信号
の変化により電源電流が変化して起こるノイズであり、
一般にスイッチングノイズと呼ばれている。このような
スイッチングノイズを抑制するための従来技術の一つと
して、ＲＣフィルタの挿入がある。

【０００７】図８は、ＲＣフィルタの動作を説明するた
めの回路図である。図８において、容量Ｃはバイパスコ
ンデンサ、抵抗Ｒはリミッタ抵抗と呼ばれるもので、こ
のバイパスコンデンサとリミッタ抵抗がＲＣフィルタと
して機能する。ちなみに、バイパスコンデンサはトラン
ジスターのゲート容量により作られ、リミッタ抵抗はポ
リ抵抗やアルミ抵抗により作られる。また、ＶＤＤは電
源、ＧＮＤはグランド、ＧＮはクロック信号、Ｓは回路
を表す。

【０００８】図８において、電源ＶＤＤに接続された回
路Ｓでクロック信号ＧＮが変化すると電源電流Ｖａが流
れる。クロック信号ＧＮの変化がある一定期間毎に同じ
ように繰り返されるとすると、電源電流Ｖａも一定の周
期で変化する。クロック信号ＧＮが変化して回路Ｓが動
作する時は、電源ＶＤＤからの電源電流Ｖａとともに、
バイパスコンデンサＣに蓄えられた電荷からも電流が供
給される。この時、電源ＶＤＤに流れる電流はリミッタ
抵抗Ｒによって制限されるため、電源電流Ｖａの急激な
変化は少なくなり、ノイズレベルは低減される。

【０００９】

【発明が解決しようとする課題】しかし、このようなＲ
Ｃフィルタを挿入した場合でも、製品として許容できる
ノイズレベルではないことが多い。また、バイパスコン
デンサに蓄えておく電荷は、回路で消費する電荷以上
（できれば数倍以上）が望ましく、バイパスコンデンサ
の容量値は、この値を電圧で割った値となる。しかし、
容量の大きいバイパスコンデンサを実装するにはコスト
がかかる。さらに、例えばＬＳＩ等のチップ内にＲＣフ
ィルタを挿入する場合は、チップ面積を余分に使用する
ことになるため、コスト高につながるという問題点があ
った。

【００１０】また、スイッチングノイズを抑制するため
のもう一つの従来技術として、特開平７−１０６５２１
号公報に提案された回路装置がある。この装置は図９に
示すように、スタンダードセル方式のレイアウトにおい
て、バイパスコンデンサとしてのコンデンサセル１０１
〜１０４を、１１１〜１２４のファンクションブロック
により構成されるファンクションブロック列上、または
ファンクションブロック列とファンクションブロック列
との間の配線領域内に配置するようにしたものである
（配線領域は省略している）。しかし、このような構成
はチップ上に十分な配線領域が確保されている場合にの
み可能であり、配線領域に余裕がない場合には、チップ
面積の増加につながり、コストがかかるという問題点が
あった。

【００１１】この発明は、上記課題を解決するためにな
されたもので、チップ面積を増加させることなしに、ス
イッチングノイズを低減することができる半導体装置を
提供することを目的とする。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、所定の論理機能を有する論理セ
ルと配線通過用セルとを列状に配置してなる半導体装置
において、前記配線通過用セルの電源配線と基盤間及び
電源配線間に容量成分を付加したことを特徴とする。

【００１３】請求項２の発明は、請求項１において、前
記配線通過用セルの電源配線の幅を、電源配線間が隣接
可能な最小間隔となるように拡大したことを特徴とす
る。

【００１４】請求項３の発明は、請求項１において、前
記配線通過用セルの電源配線を櫛歯状に形成することを
特徴とする。

【００１５】上記請求項１乃至３の発明においては、配
線通過用セルの電源配線と基盤間及び電源配線間に容量
成分を付加するようにしたので、電源配線で発生するス
イッチングノイズは、付加された容量成分により低減さ
れることになる。この場合、容量成分を増加させるため
のバイパスコンデンサなどを挿入する必要がないので、
チップ面積の増加を抑えることができる。

【００１６】請求項４の発明は、所定の論理機能を実現
可能な基本セルを格子状に配置し、該基本セルを設計仕
様に応じて配線接続することにより、所定の論理回路を
構成した半導体装置において、論理回路を構成しなかっ
た基本セルの電源配線と基盤間及び電源配線間に容量成
分を付加したことを特徴とする。

【００１７】請求項５の発明は、請求項４において、前
記論理回路を構成しなかった基本セルの電源配線の幅
を、電源配線間が隣接可能な最小間隔となるように拡大
したことを特徴とする。

【００１８】上記請求項４及び５の発明においては、論
理回路を構成しなかった基本セルの電源配線と基盤間及
び電源配線間に容量成分を付加するようにしたので、電
源配線で発生するスイッチングノイズは、付加された容
量成分により低減されることになる。この場合も、容量
成分を増加させるためのバイパスコンデンサなどを挿入
する必要がないので、チップ面積の増加を抑えることが
できる。

【００１９】

【発明の実施の形態】以下、この発明に係わる半導体装
置をＬＳＩに適用した場合の実施形態を図面を参照しな
がら説明する。

【００２０】実施形態１図１は、実施形態１に係わるＬＳＩのセル配置を示す概
略平面図であり、ＬＳＩチップをスタンダードセル方式
により設計した場合の例を示している。このスタンダー
ドセルは、所定の論理機能を有する論理セルを作成して
ライブラリに登録しておき、ユーザの設計仕様に合わせ
て、基盤上に前記論理セルを組み合わせて配置すること
により、所定の論理回路を構成するようにした設計方式
である。

【００２１】図１において、２１〜３４は所定の論理機
能を有する論理セルであり、設計仕様に合わせて所定位
置に配設されている。また、４１〜４８は後述する配線
通過用セルであり、前記論理セル間（又はセル列上）に
配置されている。この論理セル２１〜３４と配線通過用
セル４１〜４８はともに列状に配置され、セル列を構成
している。また、１１は電源線、１２はＧＮＤ（グラン
ド）線をそれぞれ示している。電源配線は、この電源線
１１とＧＮＤ線１２により構成され、各論理セルに電源
電位を与えている。

【００２２】図２（ａ）、（ｂ）は、前記配線通過用セ
ル４１〜４８の構成を示す概略平面図であり、（ａ）は
本実施形態の配線通過用セル、（ｂ）は従来の配線通過
用セルの構成をそれぞれ示している。

【００２３】配線通過用セルとは、セル同士を接続する
配線がセル列を横断する場合に、その配線を通過させる
ためのダミーセルであり、スタンダードセル方式による
レイアウトの際には、セルの配置と配線の中間の段階
（又はセルの配置後、配線の段階など）で挿入される。
セルの配線は、二層配線に際しては、メタル第一層とメ
タル第三層が横方向（図１の長手方向）に使用され、縦
方向にはメタル第二層が使用される。インバータ、ＮＡ
ＮＤ、Ｆ／Ｆなどの論理機能を有する論理セルが第二層
配線層を禁じられていたり、別の信号の端子が存在する
場合、配線はセル列を横断することになる。一般的に、
スタンダードセル方式のレイアウトにおいては、セル列
を横断出来る位置が論理セル上にあれば、その位置を選
択するが、そのような空いているグリッドが無い場合に
は、配線通過用セルを配置してレイアウトしている。

【００２４】この配線通過用セルは、第二層の配線が１
本通過出来るように、メタル第二層の配線グリッド分の
幅をもっている。また配線通過用セルは、セル列を横断
できるように適切な方法で論理セル間での挿入位置が決
定される。ただし、レイアウトが矩形となるようにセル
列の端に挿入されることもある。スタンダードセル方式
の電源配線については、各セルの同じ位置に電源・ＧＮ
Ｄ線が配置されており、セルが隣に配置されると電源配
線が自動的に接続されるように構成されている。なお、
配線通過用セルは、配線を１００％結線させるために多
くの数（例えば、全体の２０％程度）が使われている。

【００２５】本実施形態の配線通過用セル４１〜４８
は、図２（ａ）に示すように、電源線１１とＧＮＤ線１
２の配線幅が、同図（ｂ）に示す従来例よりも幅広に設
定されている。すなわち電源配線幅は、電源配線間Ｌが
隣接可能な最小間隔となるように設定されている。この
ように電源線１１とＧＮＤ線１２の配線幅を広く設定す
ると、図３に示すように、電源線１１と基盤５１及びＧ
ＮＤ線１２と基盤５１との間の接地容量Ｃ１を、配線幅
が拡がった分だけ増加させることができる。また、図４
に示すように、電源・ＧＮＤ線１１、１２間の隣接容量
Ｃ２も距離に反比例して増加させることができる。

【００２６】このように、上記実施形態１に係わるＬＳ
Ｉにおいては、電源線とＧＮＤ線の配線幅を広く設定す
ることにより、電源配線と基盤間及び電源配線間に容量
成分を付加するようにしたので、電源配線で発生するス
イッチングノイズを、付加された容量成分により低減す
ることができる。しかも、図９に示した従来例のよう
に、容量成分を増加させるためのバイパスコンデンサを
挿入する必要がないので、チップ面積の増加を抑えるこ
とができる。

【００２７】実施形態２図５は、実施形態２に係わる配線通過用セルの概略平面
図であり、図１の論理セルは省略している。

【００２８】図５に示す配線通過用セルでは、電源線６
１とＧＮＤ線６２が、それぞれ複数の矩形領域からなる
櫛歯状に形成され、各線から突出した矩形領域が交互に
並ぶように構成されている。このように電源配線を櫛歯
状に形成すると、前記実施形態１の場合と同様に、電源
配線と基盤間の接地容量及び電源配線間の隣接容量を増
加させることができる。とくに、実施形態２の構成によ
れば、同一セル幅で比較すると、電源配線の実質的な配
線幅を実施形態１の形態よりも広くすることができるの
で、接地容量を増加させることができる。また、電源線
６１とＧＮＤ線６２とが隣接する領域が増えるため、電
源配線間の隣接容量をも増加させることができる。

【００２９】なお、電源線とＧＮＤ線の形状は、隣接容
量を増加させることができれば、図５の形状に限定され
ることはない。例えば図６に示すように、三角形の領域
としてもよいし、その他の多角形により構成することも
できる。

【００３０】実施形態３上記実施形態１、２では、スタンダードセル方式を対象
としたものについて説明したが、本発明はゲートアレイ
やＰＬＤ（Programmable Logic Device）などにも適
用することができる。ここでは、ゲートアレイに適用し
た場合について説明する。

【００３１】ゲートアレイは、所定の論理機能を実現可
能な基本セルを基盤上に格子状に配置し、ユーザの設計
仕様に合わせて、前記基本セルを配線接続することによ
り、所定の論理回路を構成するようにした設計方式であ
る。スタンダードセルでは、論理セル及び配線通過用セ
ルを隣り合わせてセル列を形成し、電源配線はセルを隣
に置くことにより自動的に接続されることになるのに対
して、ゲートアレイでは、電源配線はセルの配置・配線
とは別途に、電源配線ＣＡＤ（電源配線プログラム）に
より作成される。しかし、ゲートアレイおいても、論理
回路として使用されなかった基本セル（以下、未使用セ
ル）に対しては、論理回路が構成された他の基本セルと
同じ位置に、同じ太さで電源配線が引かれることにな
る。

【００３２】本実施形態では、上記実施形態１又は２の
ように、配線通過用セルの電源配線の配線幅を広くした
ものを使用するのではなく、電源配線ＣＡＤにより電源
配線の配線幅を設計する際に、未使用セルについては、
配線幅を広くするような指定を行う。すなわち、電源配
線ＣＡＤに与える配線幅のデータに関して、未使用セル
の電源配線については、他の基本セルに比べて配線幅が
広くなるように指定することにより、実施形態１又は２
と同様に電源配線に容量成分を付加することができる。

【００３３】次に、本発明を実施した場合の具体例を、
実施形態１のＬＳＩを例に挙げて説明する。

【００３４】図７は、電源線とＧＮＤ線及び基盤との関
係を示す概念図であり、（ａ）は本発明による構成、
（ｂ）は従来例の構成をそれぞれ示している。電源・Ｇ
ＮＤ線と基盤との接地容量と、電源・ＧＮＤ線間の隣接
容量との合計容量Ｃ２は、下記の式（１）で表される。

【００３５】

【数１】Ｃ２／εｏｘ＝1.15（Ｗ／Ｈ）＋2.8（Ｔ／Ｈ）^0.222＋［0.03（Ｗ／Ｈ）＋0.83（Ｔ／Ｈ）−0.07（Ｔ／Ｈ）^0.222］（Ｓ／Ｈ）^-1.34 ・・・（１）ここで、εｏｘは誘電率（定数0.0345ｆＦ／μｍ）、Ｗ
は配線幅、Ｔは配線の厚み、Ｈは配線と基盤との距離、
Ｓは配線間の距離をそれぞれ表す。なお、電源・ＧＮＤ
線と基盤との接地容量は式（１）の第一項と第二項、電
源・ＧＮＤ線間の隣接容量は式（１）の第三項で与えら
れる。

【００３６】図７（ｂ）の従来例において、アルミ第一
層により配線される電源・ＧＮＤ線１１ｂ、１２ｂが基
盤５１ｂからＨμｍ離れた位置にあり、配線幅Ｗμｍ、
厚みＴμｍ、距離Ｓμｍとしたときに、それらの値はお
よそＨ＝２μｍ、Ｗ＝２μｍ、Ｔ＝１μｍ、Ｓ＝１０μ
ｍとなる。これを式（１）に代入すると、容量Ｃ２
（ｂ）は０．１６３ｆＦとなる。

【００３７】一方、図７（ａ）に示す本発明の構成にお
いて、電源・ＧＮＤ線１１ａ、１２ａとの間の距離Ｓ
を、配線間が隣接可能な最小間隔となるように設定す
る。例えば、アルミの最小間隔が０．４μｍであるとき
には、Ｓ＝０．４μｍとし、これに合わせて配線幅を最
大のＷ＝６μｍとする。そして、電源・ＧＮＤ線１１
ａ、１２ａと基盤５１ａとの距離Ｈ、及び配線の厚みＴ
を同じ値として式（１）に代入すると、容量Ｃ２（ａ）
は０．６９１ｆＦとなり、従来例の約４．２３倍とな
る。一般に、ノイズは容量の大きさに反比例するので、
本発明と従来例とを比較してみると、本発明では従来例
に比べてノイズを約１／４に低減することが可能とな
る。

【００３８】なお、実施形態１及び２の形態において
は、あらかじめ目標とするノイズレベルを設定してお
き、このノイズレベルを達成するのに必要な数の配線通
過用セルを挿入するようにすることもできる。これによ
れば、セル間に挿入される配線通過用セルの数を必要最
小限とすることができる。

【００３９】

【発明の効果】以上説明したように、この発明に係わる
半導体装置においては、配線通過用セルや論理回路を構
成しなかった基本セルの電源配線と基盤間及び電源配線
間に容量成分を付加するようにしたので、電源線で発生
するスイッチングノイズを、付加された容量成分により
低減することができる。したがって、従来例のように、
容量成分を増加させるためのバイパスコンデンサを挿入
する必要がなく、チップ面積を少しも増加させることな
しに、スイッチングノイズを低減することができる。

【図面の簡単な説明】

【図１】実施形態１に係わるＬＳＩのセル配置を示す概
略平面図。

【図２】（ａ）は実施形態１の配線通過用セルの構成を
示す概略平面図、（ｂ）は従来の配線通過用セルの構成
を示す概略平面図。

【図３】電源配線と基盤との間の接地容量を説明するた
めの概念図。

【図４】電源配線間の隣接容量を説明するための概念
図。

【図５】実施形態２に係わる配線通過用セルの概略平面
図。

【図６】電源線とＧＮＤ線の他の形状を示す概略平面
図。

【図７】（ａ）は本発明の電源配線と基盤との関係を示
す概念図、（ｂ）は従来例の電源配線と基盤との関係を
示す概念図。

【図８】ＲＣフィルタの動作を説明するための回路図。

【図９】コンデンサセルを挿入した従来例のセル配置を
示す概略平面図。

【符号の説明】

１１電源線１２ＧＮＤ線２１〜３４論理セル４１〜４８配線通過用セル

Claims

【特許請求の範囲】

【請求項１】所定の論理機能を有する論理セルと配線
通過用セルとを列状に配置してなる半導体装置におい
て、前記配線通過用セルの電源配線と基盤間及び電源配線間
に容量成分を付加したことを特徴とする半導体装置。
【請求項２】前記配線通過用セルの電源配線の幅を、
電源配線間が隣接可能な最小間隔となるように拡大した
ことを特徴とする請求項１記載の半導体装置。
【請求項３】前記配線通過用セルの電源配線を櫛歯状
に形成することを特徴とする請求項１記載の半導体装
置。
【請求項４】所定の論理機能を実現可能な基本セルを
格子状に配置し、該基本セルを設計仕様に応じて配線接
続することにより、所定の論理回路を構成した半導体装
置において、論理回路を構成しなかった基本セルの電源配線と基盤間
及び電源配線間に容量成分を付加したことを特徴とする
半導体装置。
【請求項５】前記論理回路を構成しなかった基本セル
の電源配線の幅を、電源配線間が隣接可能な最小間隔と
なるように拡大したことを特徴とする請求項４記載の半
導体装置。