KR930010078B1 - 반도체 집적회로장치 - Google Patents

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KR930010078B1
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

반도체 집적회로장치
제 1 도 및 제 2 도는 본 발명에 따른 각 실시예의 평면적 구성도.
제 3 도는 게이트어레이방식 집적회로의 평면적 구성도의 예.
제 4 도는 동 구성중 1개의 I/O셀부 및 패드(pad)부의 평면적 구성의 종래예를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 칩 2 : 게이트어레이의 내부셀부
3 : I/O셀부(입출력회로) 4 : 입출력패드(pad)
51,52,5 : MOS트랜지스터영역 62,62,6 : 바이폴라 트랜지스터영역
[산업상의 이용분야]
본 발명은 반도체 칩내에 그 칩의 외부에 대한 입출력회로를 갖춘 반도체 집적회로장치에 관한 것으로, 특히 게이트어레이방식으로 구성된 Bi-CMOS(바이폴라-상보형MOS)의 집적회로에 적합한 것이다.
[종래의 기술 및 문제점]
이러한 종류의 게이트어레이방식 집적회로의 평면적 구성례를 제 3 도에 도시하고, 제 3 도중의 입출력회로 및 패드(pad)부의 평면적 구성의 종래예를 제 4 도에 도시하였다. 이들 도면에서 참조부호 1은 반도체 칩으로서 그 칩의 내측에 게이트어레이의 내부셀부(2)가 구성되고, 그 주위에 칩외부에 대한 입출력회로(3 : I/O셀부라고도 칭함)와 입출력패드(4 : 통상 알루미늄)가 배열되어 있다. 제 4 도는 I/O셀부(3)중 하나를 취출하여 도시한 배치예로서, 우하쪽의 빗금친 부분이 MOS트랜지스터영역(5), 좌하쪽의 빗금친 부분이 바이폴라 트랜지스터영역(6), 빗금치지 않은 부분(7)이 상기 각 영역에 부수된 확산저항 등의 배치영역이다.
MOS트랜지스터영역(5)에서는 다이리스터를 구성하는 기생바이폴라 트랜지스터가 형성되어 래치업(latch-up)현상이 발생되는 것이 있다. 그런데, 제 4 도에서는 MOS영역(5), 바이폴라영역(6)등이 모두 일괄하여 랜덤하게 배치되어 있다. 이와 같은 배치인 경우, 래치업이 발생되기 쉬운 MOS영역(5)의 근처에 큰 전류를 담당하는 바이폴라영역 내지 소자가 있으면, 래치업현상이 발생할 기회가 증가한다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 래치업에 대한 대책을 세운 반도체 집적회로장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 상보형 MOS트랜지스터 및 바이폴라 트랜지스터를 갖춘 입출력회로와, 이 입출력회로와 전기적으로 접속된 입출력패드를 갖춘 반도체 집적회로장치에 있어서, 상기 바이폴라 트랜지스터가 형성된 바이폴라 트랜지스터영역이 상기 상보형 MOS트랜지스터가 형성된 MOS트랜지스터영역과 상기 입출력패드간에 배치되어 있는 것을 특징으로 한다.
또한 본 발명은, 상기 입출력회로가 게이트어레이방식으로 구성된 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명은 바이폴라 트랜지스터영역과 MOS트랜지스터영역을 서로 분리하여 정렬시켜 배치함으로써, 비교적 큰 전류를 담당하는 바이폴라 트랜지스터와 MOS트랜지스터영역의 비교적 래치업이 생기기 쉬운 부분이 근접할 기회가 감소하고, 이와 같은 부분이 감소하는 등으로 래치업의 방지가 용이하게 된다. 또, 상기 각 영역이 정렬됨으로써 게이트어레이 등의 경우 배선이 규칙적으로 행해져 설계가 용이하게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제 1 도는 동 실시예의 구성도로서, 제 3 도의 I/O셀부(3)와 입출력패드부(4)의 부분을 하나만 도시하였다. 여기서, 상기한 구성과 대응하는 부분에는 동일한 참조부호를 사용하여 적절한 첨자를 붙이고 있다. 제 1 도의 구성의 특징은 I/O셀부(3)의 MOS트랜지스터영역(51), 바이폴라 트랜지스터영역(61), MOS트랜지스터영역(52), 바이폴라 트랜지스터영역(62)을 서로 분리하여 정렬시켜 배치한 점이다. 여기서, MOS트랜지스터영역, 바이폴라 트랜지스터영역이라고는 하여도 각각 MOS트랜지스터만, 바이폴라 트랜지스터만으로 구성된 영역만을 가리키는 것은 아니며, 이들 트랜지스터에 각각 부수되는 다른 회로소자(예컨대, 확산저항 등)가 섞여 있어도 상관없다.
제 1 도와 같은 구성이라면, 영역(51,61,52,62)을 서로 분리하여 정렬시킴으로써, 바이폴라영역(61,62)의 비교적 큰 전류를 담당하는 바이폴라 트랜지스터와, MOS영역(5,52)의 비교적 래치업이 생기기 쉬운 부분이 근접할 기회가 감소하고, 또 래치업이 생기기 쉬운 부분이 감소하는 등으로 래치업의 방지가 가능하게 된다. 또 상기 각 영역이 정렬됨으로써, 게이트어레이방식 등의 경우 배선이 규칙적으로 행해져서 설계가 용이하게 된다.
제 2 도는 본 발명의 다른 실시예로서, I/O셀부(3)에 MOS트랜지스터영역(5)과 바이폴라 트랜지스터영역(6)을 이용하여 이들의 분리, 정렬배치 구성을 도시한 바와 같은 것으로 한 예이다. 이 경우에도 먼저의 실시예와 마찬가지의 효과를 얻을 수 있다.
한편, 본원 청구범위의 각 구성요소에 병기된 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 따르면, 바이폴라 트랜지스터영역과 MOS트랜지스터영역을 분리, 정렬시켜 배치한 구성으로 함으로써, 래치업의 방지를 용이하게 할 수 있고 특히 게이트어레이방식 등의 경우, 배선이 규칙적으로 행해져 설계가 용이하게 된다.

Claims (2)

  1. 상보형 MOS트랜지스터 및 바이폴라 트랜지스터를 갖춘 입출력회로(3)와, 이 입출력회로(3)와 전기적으로 접속된 입출력패드(4)를 갖춘 반도체 집적회로장치에 있어서, 상기 바이폴라 트랜지스터가 형성된 바이폴라 트랜지스터영역(6)이 상기 상보형 MOS트랜지스터가 형성된 MOS트랜지스터영역(5)과 상기 입출력패드(4)간에 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  2. 제 1 항에 있어서, 상기 입출력회로(3)가 게이트어레이방식으로 구성된 것을 특징으로 하는 반도체 집적회로장치.
KR1019900018100A 1989-11-09 1990-11-09 반도체 집적회로장치 KR930010078B1 (ko)

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JP290061 1989-11-09
JP01-290061 1989-11-09
JP1290061A JPH03151660A (ja) 1989-11-09 1989-11-09 半導体集積回路装置

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KR910010689A KR910010689A (ko) 1991-06-29
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JPH03151660A (ja) 1991-06-27
KR910010689A (ko) 1991-06-29
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