JPS62252162A - ゲ−ト保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 高性能マイコン設計において、入出力回路に含まれるゲ
ート保護回路の小型化のための回路設計に係る。特に、
入出力回路のラッチアップを効果的に抑制するゲート保
護回路の設計方法に関する。

〔従来の技術〕

近年、Ｃ１’ｌＯ３集積回路の性能は向上し、回路の集
積度も一段と増している。これらを用いたマイコンの設
計においてしばしば問題となっているのがラッチアップ
現像であり特に入出力回路では、外部からの電圧変動を
パッドを介して直接受けるため、ラッチアップが発生し
易い、ラッチアップ現像は基板中の電源電位と接地電位
にある種の電流系路が形成され、電源が入っている間は
電現電位から接地電位に電流が流れ続け、スイッチを切
らない限り止まらないものである。

この対策として従来の装置は、特開昭５９−５０５５７
号に記載のように、電源電位と入力端子の間に順方向に
形成したダイオードとポリシリコン抵抗を用いこの低下
の基板内に接地電位のＰ−ウェル層′を形成し基板に流
れ込むラッチアップ電流を吸収するものであった。

〔発明が解決しようとする問題点〕

しかしラッチアップ電流は、基板を介して四方に伝わる
ものであり、また今後、入出力端子数の増加とチップサ
イズの制約から更に、周辺回路としての入出力回路構成
面積が制限された場合には、いっそうラッチアップに対
しての対策が必要となってくる。

本発明の目的は、ラッチ面積の増大や、集積度の低下を
引き起こすことなく、対ラッチアップ性を向上さ′せた
ゲート保護回路を提供することにある。

本発明は、今後開発されるであろうＶＬＳＬに適応する
ことを前提としたものである。

〔問題点を解決するための手段〕

ラッチアップはチップ内部と外部との間で外部電圧の変
動を直接受ける入出力回路で発生し易く、特に入力回路
は、人体からの静電気などの影響を受は易いため、この
入力回路に含まれるゲート保護回路を改良することで、
ラッチアップを効果的に抑制できる。

ゲート保護回路を構成するにおいて、Ｎ形基板上にＮ形
拡散層で保護抵抗を形成した場合、Ｎ膨拡散層抵抗とＮ
形部板を分離するため、Ｐ−ウェル層を形成する必要が
ある。

このＰ−ウェル層を接地電位に固定しておけば、電源電
位と入力端子間に順方向に形成した保護ダイオードの特
性により入力電圧によって基板内に流れ込む電流を吸収
する。

従来の方式でも、特開昭５９−５０５５７号に示すよう
にポリシリコンで形成した保護抵抗下の基板内に、Ｐ−
ウェル層を形成し接地電位に固定してラッチアップ電流
を吸収するものであった。しかし、この従来例では、Ｐ
−ウェル層を保護ダイオードと内部負荷回路の間の基板
内・にしか配置していないため、保護ダイオードから基
板を介して四方に流れ出る電流が洩れる恐れがある。

そこで本発明は、Ｐ−ウェル層を保護ダイオードと内部
回路め間だけではなく、保護ダイオードの四方の基板内
に配置する。

〔作用〕

上述の構成により、従来方式に比べ、基板に流れ込む電
流はほとんど洩らすことなく吸収できる。

圭だ、保護ダイオードの四方にＰ−ウェル層を配置する
ことでゲート保護回路自体のサイズは多少大きくなるも
のの、隣接した回路との間隔を狭めることも可能となり
、全体的なチップサイズにほとんど影響を与えることは
ない。

〔発明の実施例〕

以下、本発明の詳細を図面を用いて説明する。

外国部の対応する部分は同一の記号を用いて説明を行う
。本発明は、小面積で構成することを条件とした。ラッ
チアップに強いゲート保護回路である。第２図にラッチ
アラプリメカニズムを示す。

ＣＭＯＳは、同一基板上にＰチャネル（ａｈ）　、Ｎｃ
ｈを有すものであり、その構造上基板内に寄生のトラン
ジスタが必然的に形成される。第１図の（ａ）は、ラッ
チアップ現象を説明する断面図、第１図の（ｂ）は、そ
の回路図を示す、端子１から電源電圧（Ｖｎｏ）＋ダイ
オードの順電圧（Ｖｐ）を越えた電圧が入力されたとき
、Ｐ＋からＮ形部板に向って電流ａが流れる。この電流
ａによりＴｒｉで増幅された電流すが流れ、トランジス
タ２により、更に増幅された電流Ｃが流れる。この電流
ＣはＮ形部板（電源電位）から、Ｎ＋の拡散層（接地電
位）に向って流れるもので、電源を切らない隔り、流れ
つづけるものである。

従来、上記のようなラッチアップ現像を防ぐため、次に
述べるような方法がとられていた。（１）。

上記した２個の寄生トランジスタの電流増幅率も減少さ
せるべく、Ｐ＋とＰ−ウェルの距離、Ｐ−ウエル端とＮ
＋（接地電位端の距離を大きくする。

これにより、２つのトランジスタのベース領域の抵抗が
増し、これらのトランジスタの電流増幅率は低下する。

、（２）、保護ダイオードのＰ＋と内部負荷回路のＰ−
ウェル層の間にＰ＋を挿入し、これを接地電位に固定し
、入力電圧により流れる電流ａを吸収し、トランジスタ
１のベース電流を減少させる。。

しかし、（１）の方式は、距離を増加することによりチ
ップ面積の増大、及び集積密度の低下を招いてしまう６
また（２）の方式は、挿入したＰ＋とＰ−ウェル層の距
離を増加する必要はないものの、このＰ＋で吸収できる
電流は、ａの電流の一部であり、基板に流れる電流と比
較すれば充分な電流を吸収できるものではない、つまり
集積変向上のため、Ｐ＋とＰ−ウェル層を近づければや
はりラッチアップは起こり易くなる。この方法も、レイ
アウト面積を犠牲とするものであり、根本的なラッチア
ップの対策とはなり得ない。

（３）また、特開昭５９−５０５５９号では、保護ダイ
オードと内部負荷回路の間に保護抵抗を形成し、抵抗下
層の基板内に接地電位に固定したゲート保護回路用の、
Ｐ−ウェル層を挿入してこのＰ−ウェル層で基板に流れ
込む電流を吸収するものである。この、（３）の方式は
、ゲート保護回路用のＰ−ウェル層を、保護ダイオード
と内部負荷回路の間にのみ配置している。しかし、ダイ
オードから基板に流れ込む電流は、四方に分散するので
１ケ所にのみ、Ｐ−ウェル層を配置しただけでは。

基板に流れ込む電流を十分に吸収できない恐れがあった
。

そこで本発明は第１図、第３図に示すように、ゲート保
護回路を入力保護ダイオード３とＮ形拡散層の入力保護
抵抗５，６を用い、抵抗下層のＮ形基板内に抵抗を基板
を分離するゲート保護回路用のＰ−ウェル層を接地電位
に固定し、挿入して構成する。また従来方式に比べ、保
護ダイオード３を周囲をＰ−ウェル層で囲んだＮ形基板
内に形成し、このＰ−ウェル層内にＮ形拡散層を用いた
抵抗を形成することを特徴とする。

このようにゲート保護回路を構成すると、第１図の（ｂ
）に示すように３のＰ＋とＮ形基板と７のＰ−ウェル層
の間でできたトランジスタ３により基板に流れ込む電流
ａの大部分は吸収され、電源電位の基板から接地電位の
Ｐ＋に流れ込む直流電流ｄに比べ、電源電位の基板から
ゲートを構成している部分Ｎ＋に流れ込む直流電流Ｃ（
ラッチアップ電流）は小さな値となり、内部負荷回路４
のラッチアップをより効果的に抑制できる。また保護ダ
イオードの周囲をＰ−ウェル層で囲んだことにより、ゲ
ート保護回路のサイズは従来方式に比べ多少大きくなる
。

しかし、前述したように、３のＰ＋から流れ込む電流は
基板を介して四方に伝わるため隣接した他の回路との距
離も広げておく必要があったが。

本発明を採用することにより、この距離を狭めることが
可能となるため、全体のチップサイズには、はとんど影
響を与えない。

〔発明の効果〕

本発明によれば、Ｐ−ウェル層を使用することによって
、入力電圧により基板に流れだす電流（ラッチアップ電
流を引き起こす電流）を吸収し易くするもので、このＰ
−ウェル層をゲート保護回路の周囲に配置することで、
基板を介して四方に流れる電流を、より効果的に吸収し
ラッチアップの発生を防止する効果をもつ。

【図面の簡単な説明】

第１図の（ａ）は、発明の一実施例になるゲート保護回
路の回路図、第１図の（ｂ）は、（ａ）の断面図であり
、ゲート保護の動作を説明する図、第２図の（ａ）はラ
ッチアップ現像を説明する断面図、第２図の（ｂ）は（
ａ）の回路図、第３図は１発明の一実施例におけるゲー
ト保護回路レイアウトパターンの平面図である。 ３・・・入力保護ダイオード、４・・・内部回路、６・
・・入力保護抵抗、７・・・Ｐ−ウェル層、ａ・・・入
力電圧による電流、ｂ・・・トランジスタ１により増幅
された電流、Ｃ・・・トランジスタ２により増幅され、
電源電位から接地電位に流れる直流電流、ｄ・・・Ｐ−
ウ（ｂン 薯　Ｚ　図 曽υ （ｂ）

Claims (1)

1. 【特許請求の範囲】 １、ＣＭＯＳ集積回路において、Ｎチャネル基板内に入
   力端子と電源電位（Ｖｃｃ）の間でダイオードを順方向
   に形成し、上記ダイオードの周囲をＰ−ウェル層で囲ん
   だＮ形基板内に形成することを特徴とするゲート保護回
   路。 ２、上記のＰ−ウェル内にＮ形拡散層を用いた抵抗を形
   成することを特徴とした第１項記載のゲート保護回路。