JPH0499368A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0499368A JPH0499368A JP21751590A JP21751590A JPH0499368A JP H0499368 A JPH0499368 A JP H0499368A JP 21751590 A JP21751590 A JP 21751590A JP 21751590 A JP21751590 A JP 21751590A JP H0499368 A JPH0499368 A JP H0499368A
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- Japan
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- transistor
- input terminals
- integrated circuit
- semiconductor integrated
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 230000005611 electricity Effects 0.000 abstract description 18
- 230000003068 static effect Effects 0.000 abstract description 17
- 230000000694 effects Effects 0.000 abstract description 6
- 239000000758 substrate Substances 0.000 abstract description 5
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 230000001681 protective effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｎｃｈトランジスタをそれぞれ接続した半導体集積回路
であって、前記Ｎｃｈｈランンスタはそのトレイン及び
ソース端子をそれぞれ別個の入力端子に接続して構成す
る。
であって、前記Ｎｃｈｈランンスタはそのトレイン及び
ソース端子をそれぞれ別個の入力端子に接続して構成す
る。
この発明は半導体集積回路の入力端子に接続する静電気
保護回路に関するものである。
保護回路に関するものである。
近年の高集積化された半導体集積回路では入力端子から
侵入する静電気に対する耐性か低下する傾向にある。そ
こで、入力端子には静電気を吸収する保護回路を備えて
いるが、集積度を大きく低下させることない保護回路が
必要となっている。
侵入する静電気に対する耐性か低下する傾向にある。そ
こで、入力端子には静電気を吸収する保護回路を備えて
いるが、集積度を大きく低下させることない保護回路が
必要となっている。
半導体集積回路の入力端子に接続する静電気保護回路に
関し、 静電気に対する充分な保護機能を備えながら入力端子数
を増大させることを目的とし、多数の入力端子にゲート
をグランドに接地した〔従来の技術〕 従来の半導体チップでは第６図に示すように基板１上に
形成された内部集積回路２の周囲に多数の入力端子３が
形成され、その入力端子３にはそれぞれ保護回路４が接
続されて入力端子３から侵入する静電気による内部集積
回路２の破壊を防止している。
関し、 静電気に対する充分な保護機能を備えながら入力端子数
を増大させることを目的とし、多数の入力端子にゲート
をグランドに接地した〔従来の技術〕 従来の半導体チップでは第６図に示すように基板１上に
形成された内部集積回路２の周囲に多数の入力端子３が
形成され、その入力端子３にはそれぞれ保護回路４が接
続されて入力端子３から侵入する静電気による内部集積
回路２の破壊を防止している。
その保護回路４は第７図に示すように各入力端子３とグ
ランドＧとの間にＮｃｈＭＯＳトランジスタＴｒｉがそ
れぞれ接続され、各トランジスタＴｒｉのケートもグラ
ンドＧに接続されている。このような構成により例えば
２００Ｖ程度の低電圧大容量の静電気が入力端子３に入
力されると、トランジスタＴ「１のドレインとゲートと
の間にアバランシェブレークダウンが引き起こされてそ
の静電気による電流はトランジスタＴｒｉのゲートから
グランドＧに流れ、この結果内部集積回路２の静電気に
よる破壊が防止される。
ランドＧとの間にＮｃｈＭＯＳトランジスタＴｒｉがそ
れぞれ接続され、各トランジスタＴｒｉのケートもグラ
ンドＧに接続されている。このような構成により例えば
２００Ｖ程度の低電圧大容量の静電気が入力端子３に入
力されると、トランジスタＴ「１のドレインとゲートと
の間にアバランシェブレークダウンが引き起こされてそ
の静電気による電流はトランジスタＴｒｉのゲートから
グランドＧに流れ、この結果内部集積回路２の静電気に
よる破壊が防止される。
上記のような保護回路４のレイアウトパターンを第８図
に従って説明すると、トランジスタＴｒ１を形成するた
めのＮ型拡散領域５上にはゲート電極６が矩形状に蛇行
した状態で形成され、そのゲート電極６の一側にドレイ
ン電極７が形成されるとともに他側にソース電極８が形
成され、各電極７．８は多数のコンタクトホール９でＮ
型拡散領域５に接続されてトランジスタＴｒｉが形成さ
れ、トレイン電極７が前記入力端子３に接続され、ソー
ス電極８及びゲート電極６がグランドＧに接続されてい
る。
に従って説明すると、トランジスタＴｒ１を形成するた
めのＮ型拡散領域５上にはゲート電極６が矩形状に蛇行
した状態で形成され、そのゲート電極６の一側にドレイ
ン電極７が形成されるとともに他側にソース電極８が形
成され、各電極７．８は多数のコンタクトホール９でＮ
型拡散領域５に接続されてトランジスタＴｒｉが形成さ
れ、トレイン電極７が前記入力端子３に接続され、ソー
ス電極８及びゲート電極６がグランドＧに接続されてい
る。
ところが、上記のような保護回路４はそのトランジスタ
Ｔｒｉのサイズが小さいと充分な効果が得られないため
、同トランジスタＴｒｉはほぼ出力トランジスタ相当の
サイズで形成する必要がある。
Ｔｒｉのサイズが小さいと充分な効果が得られないため
、同トランジスタＴｒｉはほぼ出力トランジスタ相当の
サイズで形成する必要がある。
この結果、このような保護回路４を各入力端子３にそれ
ぞれ設けると入力端子を増加させるにつれて基板１上で
の保護回路４の占有面積が増大するため、入力端子数を
増大させる上での障害となっていた。
ぞれ設けると入力端子を増加させるにつれて基板１上で
の保護回路４の占有面積が増大するため、入力端子数を
増大させる上での障害となっていた。
この発明の目的は、静電気に対する充分な保護機能を備
えながら入力端子数を増大させ得る半導体集積回路を提
供するにある。
えながら入力端子数を増大させ得る半導体集積回路を提
供するにある。
第１図は本発明の原理説明図である。すなわち、多数の
入力端子３にゲートをクランドＧに接地したＮｃｈトラ
ンジスタＴｒ２を接続した半導体集積回路であって、前
記Ｎｃｈ）ランジスタＴｒ２はそのドレイン及びソース
端子をそれぞれ別個の入力端子３に接続している。
入力端子３にゲートをクランドＧに接地したＮｃｈトラ
ンジスタＴｒ２を接続した半導体集積回路であって、前
記Ｎｃｈ）ランジスタＴｒ２はそのドレイン及びソース
端子をそれぞれ別個の入力端子３に接続している。
複数の入力端子に対し一つのＮｃｈトランジスタＴｒ２
が接続されて保護回路が形成されるので、その保護回路
の占有面積が削減される。
が接続されて保護回路が形成されるので、その保護回路
の占有面積が削減される。
以下、この発明を具体化した一実施例を第２図〜第４図
に従って説明する。なお、前記従来例と同一構成部分は
同一番号を付して説明する。
に従って説明する。なお、前記従来例と同一構成部分は
同一番号を付して説明する。
第２図に示すように、内部集積回路２の周囲に多数形成
された入力端子３はそれぞれ二本ずつが一個の保護回路
ＩＯに接続されている。その保護回路ｌＯは第３図に示
すように隣接する入力端子３ａ、３ｂにＮｃｈＭＯ３）
ランジスタＴｒ２のドレイン及びソースを接続し、その
トランジスタＴｒ２のゲートをり゛ラントＧに接続して
構成されている。
された入力端子３はそれぞれ二本ずつが一個の保護回路
ＩＯに接続されている。その保護回路ｌＯは第３図に示
すように隣接する入力端子３ａ、３ｂにＮｃｈＭＯ３）
ランジスタＴｒ２のドレイン及びソースを接続し、その
トランジスタＴｒ２のゲートをり゛ラントＧに接続して
構成されている。
そして、他の入力端子３においてもそれぞれ隣接する入
力端子３との間に同様なトランジスタＴｒ２が接続され
ている。
力端子３との間に同様なトランジスタＴｒ２が接続され
ている。
このようなトランジスタＴｒ２のレイアウトパターンを
第４図に従って説明すると、Ｎ型拡散領域５上に形成さ
れるゲート電極６、トレイン電極７及びソース電極８は
前記従来例と同一パターンである。そして、ゲート電極
６はグランドＧに接地されるとともに例えばドレイン電
極７が入力端子３ａに接続され、ソース電極８か入力端
子３ｂに接続されている。
第４図に従って説明すると、Ｎ型拡散領域５上に形成さ
れるゲート電極６、トレイン電極７及びソース電極８は
前記従来例と同一パターンである。そして、ゲート電極
６はグランドＧに接地されるとともに例えばドレイン電
極７が入力端子３ａに接続され、ソース電極８か入力端
子３ｂに接続されている。
このような構成により例えば入力端子３ａに低電圧大容
量の静電気が入力されると、トランジスタＴｒ２のゲー
ト端近傍のドレイン端でゲーテイドジャンクション効果
によるアバランシェブレークダウンが発生してその静電
気が電流としてトレイン端から基板１に流れる。
量の静電気が入力されると、トランジスタＴｒ２のゲー
ト端近傍のドレイン端でゲーテイドジャンクション効果
によるアバランシェブレークダウンが発生してその静電
気が電流としてトレイン端から基板１に流れる。
一方、入力端子３ｂに同様な静電気が入力されると、ト
ランジスタＴｒ２のソース側かトレインとして作用し、
同様にドレイン端から基板１に静電気が電流として流れ
る。
ランジスタＴｒ２のソース側かトレインとして作用し、
同様にドレイン端から基板１に静電気が電流として流れ
る。
以上のようにこの保護回路ｌＯでは前記従来例と同様に
入力端子３に侵入する静電気を基板ｌで吸収して内部集
積回路２の破壊を未然に防止することができるとともに
、二本ずつの入力端子３に対し一つの保護回路１０を形
成すればよいので、内部集積回路２の周囲で保護回路１
０の占有面積を削減することができる。従って、静電気
に対する充分な保護機能を確保しながら入力端子３の数
を増大させることができる。
入力端子３に侵入する静電気を基板ｌで吸収して内部集
積回路２の破壊を未然に防止することができるとともに
、二本ずつの入力端子３に対し一つの保護回路１０を形
成すればよいので、内部集積回路２の周囲で保護回路１
０の占有面積を削減することができる。従って、静電気
に対する充分な保護機能を確保しながら入力端子３の数
を増大させることができる。
また、この発明は第５図に示す構成で実施することもで
きる。すなわち、前記実施例では隣合う２本の入力端子
３ａ、３ｂ間に−っの保護回路１０を設けたが、第５図
に示すように３本の入力端子３ｃ、３ｄ、３ｅ間にトラ
ンジスタＴ ｒ３． Ｔ ｒ４Ｔｒ５を接続して保護
回路１０とする構成としてもよい。
きる。すなわち、前記実施例では隣合う２本の入力端子
３ａ、３ｂ間に−っの保護回路１０を設けたが、第５図
に示すように３本の入力端子３ｃ、３ｄ、３ｅ間にトラ
ンジスタＴ ｒ３． Ｔ ｒ４Ｔｒ５を接続して保護
回路１０とする構成としてもよい。
このような構成ではトランジスタＴｒ３は前記実施例と
同一サイズのものが必要であるか、トランジスタＴ ｒ
４． Ｔ ｒ５はトランジスタＴｒ３の１／２のサイ
ズでよいので、結果として３本の入力端子３ｃ、３ｄ、
３ｅに対し二個相当の面積でトランジスタＴ ｒ３．
Ｔ ｒ４． Ｔ ｒ５を形成すればよいので、前記従来
例より保護回路１０の占有面積を削減して入力端子数を
増大させることかできる。
同一サイズのものが必要であるか、トランジスタＴ ｒ
４． Ｔ ｒ５はトランジスタＴｒ３の１／２のサイ
ズでよいので、結果として３本の入力端子３ｃ、３ｄ、
３ｅに対し二個相当の面積でトランジスタＴ ｒ３．
Ｔ ｒ４． Ｔ ｒ５を形成すればよいので、前記従来
例より保護回路１０の占有面積を削減して入力端子数を
増大させることかできる。
以上詳述したように、この発明は静電気に対する充分な
保護機能を備えながら半導体集積回路の入力端子数を増
大させることができる優れた効果を発揮する。
保護機能を備えながら半導体集積回路の入力端子数を増
大させることができる優れた効果を発揮する。
第１図は本発明の原理説明図、
第２図は本発明を具体化した一実施例の半導体集積回路
を示すブロック図、 第３図は一実施例の保護回路を示す回路図、第４図は一
実施例の保護回路のレイアウトパターン図、 第５図は別の実施例の保護回路を示す回路図、第６図は
この発明に関する従来の半導体集積回路のブロック図、 第７図は従来の保護回路を示す回路図、第８図は従来の
保護回路のレイアウトパターン図である。 図中、 ３は入力端子、 Ｇはグランド、 Ｔｒ２はＮｃｈトランジスタである。
を示すブロック図、 第３図は一実施例の保護回路を示す回路図、第４図は一
実施例の保護回路のレイアウトパターン図、 第５図は別の実施例の保護回路を示す回路図、第６図は
この発明に関する従来の半導体集積回路のブロック図、 第７図は従来の保護回路を示す回路図、第８図は従来の
保護回路のレイアウトパターン図である。 図中、 ３は入力端子、 Ｇはグランド、 Ｔｒ２はＮｃｈトランジスタである。
Claims (1)
- 【特許請求の範囲】 １、多数の入力端子（３）にゲートをグランド（Ｇ）に
接地したＮｃｈトランジスタ（Ｔｒ２）をそれぞれ接続
した半導体集積回路であって、 前記Ｎｃｈトランジスタ（Ｔｒ２）はそのドレイン及び
ソース端子をそれぞれ別個の入力端子（３）に接続した
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21751590A JPH0499368A (ja) | 1990-08-17 | 1990-08-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21751590A JPH0499368A (ja) | 1990-08-17 | 1990-08-17 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0499368A true JPH0499368A (ja) | 1992-03-31 |
Family
ID=16705443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21751590A Pending JPH0499368A (ja) | 1990-08-17 | 1990-08-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0499368A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06244371A (ja) * | 1992-10-05 | 1994-09-02 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH07263671A (ja) * | 1994-03-02 | 1995-10-13 | Samsung Electron Co Ltd | 半導体集積回路用の静電気保護装置 |
-
1990
- 1990-08-17 JP JP21751590A patent/JPH0499368A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06244371A (ja) * | 1992-10-05 | 1994-09-02 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH07263671A (ja) * | 1994-03-02 | 1995-10-13 | Samsung Electron Co Ltd | 半導体集積回路用の静電気保護装置 |
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