JPH0750775B2 - ゲートアレイ - Google Patents
ゲートアレイInfo
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- JPH0750775B2 JPH0750775B2 JP23302287A JP23302287A JPH0750775B2 JP H0750775 B2 JPH0750775 B2 JP H0750775B2 JP 23302287 A JP23302287 A JP 23302287A JP 23302287 A JP23302287 A JP 23302287A JP H0750775 B2 JPH0750775 B2 JP H0750775B2
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- Japan
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- conductivity type
- source
- wiring
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Description
【発明の詳細な説明】 〔概要〕 配線領域にトランスミッションゲート専用のセルが備え
られたゲートアレイに関し， 該トランスミッションゲート用セルの内部配線および外
部信号配線を一層配線で形成可能であり，かつ，これら
の配線に必要な配線グリッドの数を低減可能な構造を提
供することを目的とし， トランスミッションゲート形成用のセルを配線領域に配
置するとともに，セル内部の結線のみに与かっている配
線，および，基本セル列方向にセルを横切って走る電源
配線をセル中央部り配置可能なように，セル内のｐチャ
ネルトランジスタおよびｎチャネルトランジスタを折り
曲げられた構造として組み合わせることにより構成され
る。
られたゲートアレイに関し， 該トランスミッションゲート用セルの内部配線および外
部信号配線を一層配線で形成可能であり，かつ，これら
の配線に必要な配線グリッドの数を低減可能な構造を提
供することを目的とし， トランスミッションゲート形成用のセルを配線領域に配
置するとともに，セル内部の結線のみに与かっている配
線，および，基本セル列方向にセルを横切って走る電源
配線をセル中央部り配置可能なように，セル内のｐチャ
ネルトランジスタおよびｎチャネルトランジスタを折り
曲げられた構造として組み合わせることにより構成され
る。
本発明は所定の配線領域にトランスミッションゲート専
用のセルが備えられたゲートアレイに関する。
用のセルが備えられたゲートアレイに関する。
第２図は半導体チップ上に形成された従来のゲートアレ
イを模式的に示す平面図であって，シリコン等から成る
半導体チップ１上には，複数の基本セル２が列方向に配
列されて構成される基本セル列３が複数列，所定の間隔
で平行に配置されている。
イを模式的に示す平面図であって，シリコン等から成る
半導体チップ１上には，複数の基本セル２が列方向に配
列されて構成される基本セル列３が複数列，所定の間隔
で平行に配置されている。
基本セル２は，第３図に示すように，前記半導体チップ
１に不純物を注入して形成されたｐ型ソース／ドレイン
領域４とｎ型ソース／ドレイン領域5,および，これらの
ソース／ドレイン領域上に，基本セル列３に直交する方
向に延伸するようにして形成されたゲート電極６から構
成されるｐチャネルトランジスタとｎチャネルトランジ
スタを，少なくとも一対含んでいる。
１に不純物を注入して形成されたｐ型ソース／ドレイン
領域４とｎ型ソース／ドレイン領域5,および，これらの
ソース／ドレイン領域上に，基本セル列３に直交する方
向に延伸するようにして形成されたゲート電極６から構
成されるｐチャネルトランジスタとｎチャネルトランジ
スタを，少なくとも一対含んでいる。
第３図においては，基本セル２内のｐ型ソース／ドレイ
ン領域４と独立の二つのゲート電極61と62によって構成
される二つのｐチャネルトランジスタおよびｎ型ソース
／ドレイン領域５と独立の二つのゲート電極63と64によ
って構成される二つのｎチャネルトランジスタから成る
ｐチャネル−ｎチャネルトランジスタ対を二対含んでい
る。なお，第３図においてCAは，上記トランジスタが形
成される半導体基板またはウエルに所定の電位を供給す
るためのコンタクト領域である。
ン領域４と独立の二つのゲート電極61と62によって構成
される二つのｐチャネルトランジスタおよびｎ型ソース
／ドレイン領域５と独立の二つのゲート電極63と64によ
って構成される二つのｎチャネルトランジスタから成る
ｐチャネル−ｎチャネルトランジスタ対を二対含んでい
る。なお，第３図においてCAは，上記トランジスタが形
成される半導体基板またはウエルに所定の電位を供給す
るためのコンタクト領域である。
通常，同一基本セル列３内の基本セル２を用いて,NAND,
NOR等の論理回路によって構成される回路ブロックが形
成され，異なる基本セル列３に属する基本回路ブロック
が相互接続されて，半導体チップ１に一つの集積回路が
形成される。このための配線が，第２図における基本セ
ル列３間の領域，すなち，配線領域に形成される。
NOR等の論理回路によって構成される回路ブロックが形
成され，異なる基本セル列３に属する基本回路ブロック
が相互接続されて，半導体チップ１に一つの集積回路が
形成される。このための配線が，第２図における基本セ
ル列３間の領域，すなち，配線領域に形成される。
上記のような異なる基本セル列３に属する基本回路ブロ
ックがバスラインによって接続される場合，これらの基
本回路ブロックの出力とバスラインとの間には，バスド
ライバが設けられる。バスドライバは，一般に，第４図
に示すように，ドライバ回路７と,pチャネルトランジス
タQpおよびｎチャネルトランジスタQnから成るトランス
ミッションゲート８から構成される。ｐチャネルトラン
ジスタQpおよびｎチャネルトランジスタQnのゲートにそ
れぞれ入力する制御信号CNTおよび▲▼によって
トランスミッションゲート８が導通・不導通の状態に切
り換えられ，これによって基本回路ブロック10がバスラ
イン11と接続されたり，切り離されたりする。
ックがバスラインによって接続される場合，これらの基
本回路ブロックの出力とバスラインとの間には，バスド
ライバが設けられる。バスドライバは，一般に，第４図
に示すように，ドライバ回路７と,pチャネルトランジス
タQpおよびｎチャネルトランジスタQnから成るトランス
ミッションゲート８から構成される。ｐチャネルトラン
ジスタQpおよびｎチャネルトランジスタQnのゲートにそ
れぞれ入力する制御信号CNTおよび▲▼によって
トランスミッションゲート８が導通・不導通の状態に切
り換えられ，これによって基本回路ブロック10がバスラ
イン11と接続されたり，切り離されたりする。
通常のゲートアレイを用いて集積回路を製造する場合に
は，ドライバ回路７およびトランスミッションゲート８
は，第３図に示した基本セル２を用いて形成される。第
５図は，第３図に示した基本セル２を用いてトランスミ
ッションゲート８を形成するための配線の例を示す図で
あって，太い実線および点線は，それぞれ，下層配線L1
および上層配線L2である。これらのうち，下層配線L1
は、一重丸印で示したコンタクトホール12を経て,p型ソ
ース／ドレイン領域４とｎ型ソース／ドレイン領域5,ゲ
ート電極６およびコンタクト領域CAに接続されている。
また、上層配線L2は，前記下層配線L1との間の層間絶縁
層（図示省略）に形成されている二重丸印で示したスル
ーホール13を経て下層配線L1に接続されている。なお，
上層配線L2は，第４図に示すトランスミッションゲート
８の入力（IN）および出力（OUT）の引出し線を構成し
ている。
は，ドライバ回路７およびトランスミッションゲート８
は，第３図に示した基本セル２を用いて形成される。第
５図は，第３図に示した基本セル２を用いてトランスミ
ッションゲート８を形成するための配線の例を示す図で
あって，太い実線および点線は，それぞれ，下層配線L1
および上層配線L2である。これらのうち，下層配線L1
は、一重丸印で示したコンタクトホール12を経て,p型ソ
ース／ドレイン領域４とｎ型ソース／ドレイン領域5,ゲ
ート電極６およびコンタクト領域CAに接続されている。
また、上層配線L2は，前記下層配線L1との間の層間絶縁
層（図示省略）に形成されている二重丸印で示したスル
ーホール13を経て下層配線L1に接続されている。なお，
上層配線L2は，第４図に示すトランスミッションゲート
８の入力（IN）および出力（OUT）の引出し線を構成し
ている。
通常，第５図に示すように，基本セル２内の二つのｐチ
ャネルトランジスタが互いに並列に接続され，同様に，
二つのｎチャネルトランジスタも互いに並列に接続され
て一つのトランスミッションゲートが構成される。
ャネルトランジスタが互いに並列に接続され，同様に，
二つのｎチャネルトランジスタも互いに並列に接続され
て一つのトランスミッションゲートが構成される。
上記の配線L1およびL2は，所定の仮想格子（グリッド）
上に配置される。第５図に場合，基本セル２は基本セル
列方向のグリッド番号１から10までの領域を占め，下層
配線L1は，これらのグリッド上に形成されたコンタクト
ホール12を通じて基本セル２内のトランジスタに接続さ
れる。
上に配置される。第５図に場合，基本セル２は基本セル
列方向のグリッド番号１から10までの領域を占め，下層
配線L1は，これらのグリッド上に形成されたコンタクト
ホール12を通じて基本セル２内のトランジスタに接続さ
れる。
なお，上層配線L2と下層配線L1とを相互接続するための
スルーホール13は，下層配線L1をトランジスタに接続す
るコンタクトホール12上に設けられることが好ましくな
いので，適当なコンタクトホール12に近接して別のグリ
ッド上に形成される。また，前記ｐチャネルトランジス
タとｎチャネルトランジスタとの間には,2グリッド分の
素子分離領域が設けられている。
スルーホール13は，下層配線L1をトランジスタに接続す
るコンタクトホール12上に設けられることが好ましくな
いので，適当なコンタクトホール12に近接して別のグリ
ッド上に形成される。また，前記ｐチャネルトランジス
タとｎチャネルトランジスタとの間には,2グリッド分の
素子分離領域が設けられている。
第５図の構成においては，次のような問題点がある。
（１）トランスミッションゲート８のINおよびOUT引出
し線（L2）が，基本セル２の内部を結線する配線（L1）
と交差するので，二層配線構造が必要であり，かつ，こ
のためのスルーホール13を基本セル２内に設けなければ
ならない。
し線（L2）が，基本セル２の内部を結線する配線（L1）
と交差するので，二層配線構造が必要であり，かつ，こ
のためのスルーホール13を基本セル２内に設けなければ
ならない。
（２）スルーホール13およびコンタクトホール12が配置
されるグリッド数は，基本セル列方向で８と多い。
されるグリッド数は，基本セル列方向で８と多い。
（３）基本セル２内部を結線するために必要な行方向の
配線，すなわち，ゲート電極６に平行な配線L11が３グ
リッド分と多い。
配線，すなわち，ゲート電極６に平行な配線L11が３グ
リッド分と多い。
要するに，トランスミッションゲート８を構成するため
に使用されるグリッド数が多く，このことは，基本回路
ブロックあるいはこれらを相互接続するための配線の設
計における自由度を小さくする。また、二層配線は，配
線の形成工程を複雑にする。したがって，できるだけ少
ないグリッド数で配線を可能とし，また，セル内部にお
ける二層配線の使用を避けることが望ましい。
に使用されるグリッド数が多く，このことは，基本回路
ブロックあるいはこれらを相互接続するための配線の設
計における自由度を小さくする。また、二層配線は，配
線の形成工程を複雑にする。したがって，できるだけ少
ないグリッド数で配線を可能とし，また，セル内部にお
ける二層配線の使用を避けることが望ましい。
本発明は上記のような問題点が解決されたゲートアレイ
を提供することを目的とする。
を提供することを目的とする。
上記の目的は，所定の基本セル列間の配線領域におい
て，該基本セル列間の中心線によって区画される一領域
に形成され，該基本セル列方向に延伸する第一の部分
と，該第一の部分の延伸方向における両端のそれぞれか
ら該中心線と交差するように延伸する二つの第二の部分
を有する一導電型のソース／ドレイン領域と，該一導電
型のソース／ドレイン領域における該第一の部分の上を
該列方向に延伸して該第一の部分をほぼ二分するように
して設けられ，かつ，その一端が該第一の部分の外部に
延伸して端子を形成し，その他端が該中心線に向かって
該第一の部分の外部に延伸する第一のゲート電極とから
形成される一導電型トランジスタ，および，該中心線に
よって区画される該配線領域内の他の領域に形成され，
該基本セル列方向に延伸する第一の部分と，該第一の部
分の該延伸方向における一端から，該一導電型のソース
／ドレイン領域の該第二の部分の間において該中心線と
交差するように延伸する第二の部分を有する逆導電型の
ソース／ドレイン領域と，該逆導電型のソース／ドレイ
ン領域における該第一の部分の上を該基本セル列方向に
延伸して該逆導電型のソース／ドレイン領域における第
一の部分をほぼ二分するようにして設けられ，かつ，そ
の一端が該逆導電型のソース／ドレイン領域における第
一の部分の外部に延伸して端子を形成し，その他端が該
逆導電型のソース／ドレイン領域における第二の部分の
上を該中心線に向かって該逆導電型のソース／ドレイン
領域における第二の部分の外部に延伸する第二のゲート
電極とから形成される逆導電型トランジスタから成るト
ランスミッションゲート用のセルが備えられたことを特
徴とする，本発明のゲートアレイによって解決される。
て，該基本セル列間の中心線によって区画される一領域
に形成され，該基本セル列方向に延伸する第一の部分
と，該第一の部分の延伸方向における両端のそれぞれか
ら該中心線と交差するように延伸する二つの第二の部分
を有する一導電型のソース／ドレイン領域と，該一導電
型のソース／ドレイン領域における該第一の部分の上を
該列方向に延伸して該第一の部分をほぼ二分するように
して設けられ，かつ，その一端が該第一の部分の外部に
延伸して端子を形成し，その他端が該中心線に向かって
該第一の部分の外部に延伸する第一のゲート電極とから
形成される一導電型トランジスタ，および，該中心線に
よって区画される該配線領域内の他の領域に形成され，
該基本セル列方向に延伸する第一の部分と，該第一の部
分の該延伸方向における一端から，該一導電型のソース
／ドレイン領域の該第二の部分の間において該中心線と
交差するように延伸する第二の部分を有する逆導電型の
ソース／ドレイン領域と，該逆導電型のソース／ドレイ
ン領域における該第一の部分の上を該基本セル列方向に
延伸して該逆導電型のソース／ドレイン領域における第
一の部分をほぼ二分するようにして設けられ，かつ，そ
の一端が該逆導電型のソース／ドレイン領域における第
一の部分の外部に延伸して端子を形成し，その他端が該
逆導電型のソース／ドレイン領域における第二の部分の
上を該中心線に向かって該逆導電型のソース／ドレイン
領域における第二の部分の外部に延伸する第二のゲート
電極とから形成される逆導電型トランジスタから成るト
ランスミッションゲート用のセルが備えられたことを特
徴とする，本発明のゲートアレイによって解決される。
トランスミッションゲート形成用のセルを配線領域に配
置するとともに，セル内部の結線のみに与かっている配
線，および，基本セル列方向にセルを横切って走る電源
配線をセル中央部に配置可能なように，セル内のｐチャ
ネルトランジスタおよびｎチャネルトランジスタを折り
曲げられた構造として組み合わせることによって，必要
なグリッド数を，基本セル列方向で7,行方向で２と低減
し，かつ，セル内部での二層配線構造を不要とした。
置するとともに，セル内部の結線のみに与かっている配
線，および，基本セル列方向にセルを横切って走る電源
配線をセル中央部に配置可能なように，セル内のｐチャ
ネルトランジスタおよびｎチャネルトランジスタを折り
曲げられた構造として組み合わせることによって，必要
なグリッド数を，基本セル列方向で7,行方向で２と低減
し，かつ，セル内部での二層配線構造を不要とした。
以下，本発明を図面を参照して説明する。第１図は本発
明に係るトランスミッションゲート用のセルのバルクパ
ターンと内部結線を示す図，第６図は第１図に示すセル
（トランスミッションゲートセル20）が基本セル列３間
の配線領域に配置された本発明のゲートアレイを模式的
に示す平面図である。
明に係るトランスミッションゲート用のセルのバルクパ
ターンと内部結線を示す図，第６図は第１図に示すセル
（トランスミッションゲートセル20）が基本セル列３間
の配線領域に配置された本発明のゲートアレイを模式的
に示す平面図である。
第１図において，例えばｐ型の拡散層から成るｐ型ソー
ス／ドレイン領域40とｎ型の拡散層から成るｎ型ソース
／ドレイン領域50とが，基本セル列３（第６図参照）方
向の第４グリッドを中心として対向するように形成され
ている。便宜上，第４グリッドはトランスミッションゲ
ートセル20が配置される配線領域の両側の基本セル列３
の中心線に一致しているものとして説明するが，必ずし
も一致している必要はなく，要するに,p型ソース／ドレ
イン領域40とｎ型ソース／ドレイン領域50の各々の大部
分が，この中心線で区画される両側の配線領域にそれぞ
れ位置していればよい。
ス／ドレイン領域40とｎ型の拡散層から成るｎ型ソース
／ドレイン領域50とが，基本セル列３（第６図参照）方
向の第４グリッドを中心として対向するように形成され
ている。便宜上，第４グリッドはトランスミッションゲ
ートセル20が配置される配線領域の両側の基本セル列３
の中心線に一致しているものとして説明するが，必ずし
も一致している必要はなく，要するに,p型ソース／ドレ
イン領域40とｎ型ソース／ドレイン領域50の各々の大部
分が，この中心線で区画される両側の配線領域にそれぞ
れ位置していればよい。
ｐ型ソース／ドレイン領域40は基本セル列方向に延伸す
る第一の部分41と，この第一の部分41の延伸方向の両端
のそれぞれから前記中心線（Ｍ−Ｍ），すなわち第４グ
リッド，と交差するように延伸する第二の部分42と43を
有する。
る第一の部分41と，この第一の部分41の延伸方向の両端
のそれぞれから前記中心線（Ｍ−Ｍ），すなわち第４グ
リッド，と交差するように延伸する第二の部分42と43を
有する。
ｐ型ソース／ドレイン領域40上には，第一の部分41をほ
ぼ二分するように基本セル列方向に延伸する第一のゲー
ト電極60が設けられている。第一のゲート電極65の一端
はそのまま第一の部分41の外部に延伸して端子T1を形成
し，他端は中心線（Ｍ−Ｍ）に向かって第一の部分41の
外部に延伸している。このようにして,p型ソース／ドレ
イン領域40と第一のゲート電極65から成るｐチャネルト
ランジスタが形成される。なお，端子T1は第７グリッド
と交差するように幅が拡張されている。
ぼ二分するように基本セル列方向に延伸する第一のゲー
ト電極60が設けられている。第一のゲート電極65の一端
はそのまま第一の部分41の外部に延伸して端子T1を形成
し，他端は中心線（Ｍ−Ｍ）に向かって第一の部分41の
外部に延伸している。このようにして,p型ソース／ドレ
イン領域40と第一のゲート電極65から成るｐチャネルト
ランジスタが形成される。なお，端子T1は第７グリッド
と交差するように幅が拡張されている。
一方,n型ソース／ドレイン領域50は基本セル列方向に延
伸する第一の部分51と，この第一の部分51の延伸方向の
一端から，前記ｐ型ソース／ドレイン領域40の第二の部
分42と43の間において中心線（Ｍ−Ｍ），すなわち第４
グリッド，と交差するように延伸する第二の部分52を有
する。
伸する第一の部分51と，この第一の部分51の延伸方向の
一端から，前記ｐ型ソース／ドレイン領域40の第二の部
分42と43の間において中心線（Ｍ−Ｍ），すなわち第４
グリッド，と交差するように延伸する第二の部分52を有
する。
ｎ型ソース／ドレイン領域50上には，第一の部分51をほ
ぼ二分するようにして基本セル列方向に延伸する第二の
ゲート電極66が設けられている。第二のゲート電極66の
一端はそのまま第一の部分51の外部に延伸して端子T2を
形成し，他端は第二の部分52上を中心線（Ｍ−Ｍ）に向
かって第二の部分52の外部に延伸している。このように
して,n型ソース／ドレイン領域50と第二のゲート電極66
から成るｎチャネルトランジスタが形成される。なお，
端子T2は第１グリッドと交差するように幅が拡張されて
いる。
ぼ二分するようにして基本セル列方向に延伸する第二の
ゲート電極66が設けられている。第二のゲート電極66の
一端はそのまま第一の部分51の外部に延伸して端子T2を
形成し，他端は第二の部分52上を中心線（Ｍ−Ｍ）に向
かって第二の部分52の外部に延伸している。このように
して,n型ソース／ドレイン領域50と第二のゲート電極66
から成るｎチャネルトランジスタが形成される。なお，
端子T2は第１グリッドと交差するように幅が拡張されて
いる。
さらに,p型ソース／ドレイン領域40の第二の部分43とｎ
型ソース／ドレイン領域50の第二の部分52の間には，コ
ンタクト領域CAが設けられている。
型ソース／ドレイン領域50の第二の部分52の間には，コ
ンタクト領域CAが設けられている。
以上のようにして形成されたｐチャネルトランジスタと
ｎチャネルトランジスタを，太い実線で示した配線で結
線してトランスミッションゲートが構成される。第１図
において，丸印はトランジスタと上記配線との接続を行
うためのコンタクトホール12を示す。
ｎチャネルトランジスタを，太い実線で示した配線で結
線してトランスミッションゲートが構成される。第１図
において，丸印はトランジスタと上記配線との接続を行
うためのコンタクトホール12を示す。
第１図に示す構成のトランスミッションゲートにおいて
は，電源配線VDDおよびGNDはセルの中央部の第３および
第５グリッド上にそれぞれ配置されている。また，信号
線CNTおよび▲▼は第２および第６グリッド上に
設けられ，配線L12により端子T1および端子T2にそれぞ
れ接続される。さらに，信号線INおよびOUTは，第１グ
リッドおよび第７グリッド上に設けられたコンタクトホ
ール12を通じて,p型ソース／ドレイン領域40およびｎ型
ソース／ドレイン領域50にそれぞれ接続される。このよ
うに，本発明によれば，トランスミッションゲート用の
セルの内部において配線が交差することなく配置でき
る。
は，電源配線VDDおよびGNDはセルの中央部の第３および
第５グリッド上にそれぞれ配置されている。また，信号
線CNTおよび▲▼は第２および第６グリッド上に
設けられ，配線L12により端子T1および端子T2にそれぞ
れ接続される。さらに，信号線INおよびOUTは，第１グ
リッドおよび第７グリッド上に設けられたコンタクトホ
ール12を通じて,p型ソース／ドレイン領域40およびｎ型
ソース／ドレイン領域50にそれぞれ接続される。このよ
うに，本発明によれば，トランスミッションゲート用の
セルの内部において配線が交差することなく配置でき
る。
また，第１図から明らかなように,pチャネルトランジス
タとｎチャネルトランジスタを接続するための配線L11
は第４グリッド上にのみ形成するだけでよい。また，セ
ル内部における行方向の配線は，信号線CNTおよび▲
▼を，それぞれに隣接する第１および第２グリッド
上に設けられたコンタクトホールを通じて端子T1および
T2に接続するための短い配線L12を配置するために,2グ
リッド分を必要とするが，これらの配線L21は他の配線
とは交差しない。
タとｎチャネルトランジスタを接続するための配線L11
は第４グリッド上にのみ形成するだけでよい。また，セ
ル内部における行方向の配線は，信号線CNTおよび▲
▼を，それぞれに隣接する第１および第２グリッド
上に設けられたコンタクトホールを通じて端子T1および
T2に接続するための短い配線L12を配置するために,2グ
リッド分を必要とするが，これらの配線L21は他の配線
とは交差しない。
したがって，トランスミッションゲートセル20に接続さ
れる配線の少なくともセルの内部における部分は，一層
配線のみで形成することができる。これらの配線は，必
要に応じて，セルの外部において上層配線（図示省略）
と接続すればよい。すなわち，本発明に係るトランスミ
ッションゲート用のセルの内部においては，二層配線構
造は必要でなくなる。
れる配線の少なくともセルの内部における部分は，一層
配線のみで形成することができる。これらの配線は，必
要に応じて，セルの外部において上層配線（図示省略）
と接続すればよい。すなわち，本発明に係るトランスミ
ッションゲート用のセルの内部においては，二層配線構
造は必要でなくなる。
これに対して，第５図に示した従来の構成においては、
配線L11を設けるために行方向の３グリッドを必要と
し，しかもこれらの配線L11は基本セル列方向のグリッ
ド上に設けられた配線と交差するために，二層配線構造
が不可欠であった。
配線L11を設けるために行方向の３グリッドを必要と
し，しかもこれらの配線L11は基本セル列方向のグリッ
ド上に設けられた配線と交差するために，二層配線構造
が不可欠であった。
さらに，本発明においては，トランスミッションゲート
は所定の基本セル列間の配線領域に配置された上記のセ
ルを用いて形成されるので，基本セル２の有効利用を図
ることができる。
は所定の基本セル列間の配線領域に配置された上記のセ
ルを用いて形成されるので，基本セル２の有効利用を図
ることができる。
第１図に示す本発明に係るトランスミッションゲートセ
ル20の幅と第５図に示した従来のトランスミッションゲ
ートの幅を，基本セル列方向のグリッド数で比較する
と,7:10であり，トランスミッションゲートセル20ルを
配置するために必要なセル列方向のグリッド数が減少さ
れる。また，トランスミッションゲートセル20において
は,pチャネルトランジスタとｎチャネルトランジスタの
間は２グリッド以上離れており，素子分離のために必要
な距離が確保されている。
ル20の幅と第５図に示した従来のトランスミッションゲ
ートの幅を，基本セル列方向のグリッド数で比較する
と,7:10であり，トランスミッションゲートセル20ルを
配置するために必要なセル列方向のグリッド数が減少さ
れる。また，トランスミッションゲートセル20において
は,pチャネルトランジスタとｎチャネルトランジスタの
間は２グリッド以上離れており，素子分離のために必要
な距離が確保されている。
また，本発明に係るトランスミッションゲートセル20に
おけるｐチャネルおよびｎチャネルトランジスタのゲー
ト幅は９ないし10グリッド分であり，グリッドピッチを
５μｍとすれば,50μｍ程度となる。この値はバスドラ
イバ用のトランスミッションゲートとして適当な大きさ
である。
おけるｐチャネルおよびｎチャネルトランジスタのゲー
ト幅は９ないし10グリッド分であり，グリッドピッチを
５μｍとすれば,50μｍ程度となる。この値はバスドラ
イバ用のトランスミッションゲートとして適当な大きさ
である。
第１図に示したトランスミッションゲートセル20を，第
６図のように，半導体チップ100上の所定の基本セル列
３間の配線領域にあらかじめ複数設けておき，必要に応
じて上記のような内部結線を施してトランスミッション
ゲートを構成する。そして，第７図に示すように，トラ
ンスミッションゲートセル20と隣接する基本セル列３内
の基本セル２との間を，信号線IN,OUT,CNTで接続する。
これらの信号線は，可能な場合にはトランスミッション
ゲートセル20の内部結線用と同じ第一層配線で形成され
るが，必要に応じて第二層配線を用いて形成する。
６図のように，半導体チップ100上の所定の基本セル列
３間の配線領域にあらかじめ複数設けておき，必要に応
じて上記のような内部結線を施してトランスミッション
ゲートを構成する。そして，第７図に示すように，トラ
ンスミッションゲートセル20と隣接する基本セル列３内
の基本セル２との間を，信号線IN,OUT,CNTで接続する。
これらの信号線は，可能な場合にはトランスミッション
ゲートセル20の内部結線用と同じ第一層配線で形成され
るが，必要に応じて第二層配線を用いて形成する。
なお，トランスミッションゲートのセルが使用されない
場合には，これが配置されている領域は通常の配線領域
として使用できることは言うまでもない。
場合には，これが配置されている領域は通常の配線領域
として使用できることは言うまでもない。
本発明によれば，配線領域を利用してトランスミッショ
ンゲートを形成することにより基本セルの有効利用が可
能となり，また，トランスミッションゲートを一層配線
でで形成でき，その他の基本回路ブロックおよびこれら
の相互配線の設計の自由度を大きくできるとともに，集
積回路の製造工程を簡素化可能とする効果がある。
ンゲートを形成することにより基本セルの有効利用が可
能となり，また，トランスミッションゲートを一層配線
でで形成でき，その他の基本回路ブロックおよびこれら
の相互配線の設計の自由度を大きくできるとともに，集
積回路の製造工程を簡素化可能とする効果がある。
第１図は本発明に係るトランスミッションゲート用のセ
ルのバルクパターンと内部結線を示す図， 第２図は従来のゲートアレイを模式的に示す平面図， 第３図はゲートアレイにおける基本セルのバルクパター
ン， 第４図はバスドライバの構成を示すブロック図， 第５図は基本セルを用いて形成される従来のトランスミ
ッションゲートの内部結線を示す図， 第６図は配線領域にトランスミッションゲート用のセル
が配置された本発明のゲートアレイを模式的に示す平面
図， 第７図は本発明のゲートアレイにおけるセル間配線の要
部を示す図 である。 図において， １と100は半導体チップ， ２は基本セル， ３は基本セル列， ４と40はｐ型ソース／ドレイン領域， ５と50はｎ型ソース／ドレイン領域， ６と61と62と63と64はゲート電極， ７はドライバ回路， ８はトランスミッションゲート， 10は基本回路ブロック， 11はバスライン， 12はコンタクトホール， 13はスルーホール， 20はトランスミッションゲートセル， 41はｐ型ソース／ドレイン領域の第一の部分， 42と43はｐ型ソース／ドレイン領域の第二の部分， 51はｎ型ソース／ドレイン領域の第一の部分， 52はｎ型ソース／ドレイン領域の第二の部分， 65は第一のゲート電極， 66は第二のゲート電極， CAはコンタクト領域， L1とL11とL12は下層配線， L2は上層配線， Ｍ−Ｍは中心線， T1とT2は端子 である。
ルのバルクパターンと内部結線を示す図， 第２図は従来のゲートアレイを模式的に示す平面図， 第３図はゲートアレイにおける基本セルのバルクパター
ン， 第４図はバスドライバの構成を示すブロック図， 第５図は基本セルを用いて形成される従来のトランスミ
ッションゲートの内部結線を示す図， 第６図は配線領域にトランスミッションゲート用のセル
が配置された本発明のゲートアレイを模式的に示す平面
図， 第７図は本発明のゲートアレイにおけるセル間配線の要
部を示す図 である。 図において， １と100は半導体チップ， ２は基本セル， ３は基本セル列， ４と40はｐ型ソース／ドレイン領域， ５と50はｎ型ソース／ドレイン領域， ６と61と62と63と64はゲート電極， ７はドライバ回路， ８はトランスミッションゲート， 10は基本回路ブロック， 11はバスライン， 12はコンタクトホール， 13はスルーホール， 20はトランスミッションゲートセル， 41はｐ型ソース／ドレイン領域の第一の部分， 42と43はｐ型ソース／ドレイン領域の第二の部分， 51はｎ型ソース／ドレイン領域の第一の部分， 52はｎ型ソース／ドレイン領域の第二の部分， 65は第一のゲート電極， 66は第二のゲート電極， CAはコンタクト領域， L1とL11とL12は下層配線， L2は上層配線， Ｍ−Ｍは中心線， T1とT2は端子 である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/173 9383−5Ｊ
Claims (3)
- 【請求項１】半導体基板上に複数の基本セルが行方向お
よび列方向に配列され，該列方向における基本セルの配
列（基本セル列）の間に配線領域が設けられたゲートア
レイであって， 所定の該基本セル列間の該配線領域において，該基本セ
ル列間の中心線によって区画される一領域に形成され，
該基本セル列方向に延伸する第一の部分と，該第一の部
分の該延伸方向における両端のそれぞれから該中心線と
交差するように延伸する二つの第二の部分を有する一導
電型のソース／ドレイン領域と， 該一導電型のソース／ドレイン領域における該第一の部
分の上を該列方向に延伸して該第一の部分をほぼ二分す
るようにして設けられ，かつ，その一端が該第一の部分
の外部に延伸して端子を形成し，その他端が該中心線に
向かって該第一の部分の外部にに延伸する第一のゲート
電極 とから形成される一導電型トランジスタ，および， 該中心線によって区画される該配線領域内の他の領域に
形成され，該基本セル列方向に延伸する第一の部分と，
該第一の部分の該延伸方向における一端から，該一導電
型のソース／ドレイン領域の該第二の部分の間において
該中心線と交差するように延伸する第二の部分を有する
逆導電型のソース／ドレイン領域と， 該逆導電型のソース／ドレイン領域における該第一の部
分の上を該基本セル列方向に延伸して該逆導電型のソー
ス／ドレイン領域における第一の部分をほぼ二分するよ
うにして設けられ，かつ，その一端が該逆導電型のソー
ス／ドレイン領域における第一の部分の外部に延伸して
端子を形成し，その他端が該逆導電型のソース／ドレイ
ン領域における第二の部分の上を該中心線に向かって該
逆導電型のソース／ドレイン領域における第二の部分の
外部に延伸する第二のゲート電極 とから形成される逆導電型トランジスタ から成るトランスミッションゲート用のセルが備えられ
たことを特徴とするゲートアレイ。 - 【請求項２】該一導電型のソース／ドレイン領域におけ
る該第二の部分と該逆導電型のソース／ドレイン領域に
おける該第二の部分との間に基板コンタクト領域が設け
られていることを特徴とする特許請求の範囲第１項記載
のゲートアレイ。 - 【請求項３】該一導電型のソース／ドレイン領域におけ
る該二つの第二の部分のそれぞれと該逆導電型のソース
／ドレイン領域における該第二の部分とを接続する二つ
の配線が該列方向に平行な一直線上に設けられているこ
とを特徴とする特許請求の範囲第１項記載のゲートアレ
イ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23302287A JPH0750775B2 (ja) | 1987-09-17 | 1987-09-17 | ゲートアレイ |
| DE3850790T DE3850790T2 (de) | 1987-02-09 | 1988-02-08 | Gatematrix mit in Verbindungsgebiet begrabenem Transistor. |
| EP88101818A EP0278463B1 (en) | 1987-02-09 | 1988-02-08 | Gate array having transistor buried in interconnection region |
| US07/154,104 US4851891A (en) | 1987-02-09 | 1988-02-09 | Gate array having transistor buried in interconnection region |
| KR8801182A KR900008025B1 (en) | 1987-02-09 | 1988-02-09 | A gate array with transistor in wiring region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23302287A JPH0750775B2 (ja) | 1987-09-17 | 1987-09-17 | ゲートアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6474738A JPS6474738A (en) | 1989-03-20 |
| JPH0750775B2 true JPH0750775B2 (ja) | 1995-05-31 |
Family
ID=16948578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23302287A Expired - Lifetime JPH0750775B2 (ja) | 1987-02-09 | 1987-09-17 | ゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750775B2 (ja) |
-
1987
- 1987-09-17 JP JP23302287A patent/JPH0750775B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6474738A (en) | 1989-03-20 |
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