KR960011186B1 - 박막 트랜지스터를 향상시키는 반도체 장치 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래 구조의 TFT를 갖는 반도체 장치를 도시하는 단면도.
제2도는 다른 종래 구조의 TFT를 갖는 반도체 장치를 도시하는 단면도.
제3도는 본 발명의 제1실시예를 도시하는 평면도.
제4a도 내지 4c도는 본 발명의 제1실시예를 도시하는 제3도의 라인 A-A,B-B 및 C-C를 따라 각각 취해진 단면도.
제5a 및 5b도는 제1실시예의 제조 공정으로부터 추출된 단계를 도시하는 평면도.
제6a 및 6b도는 제1실시예의 제조 공정으로부터 추출된 단계를 도시하는 제5a도의 라인 A-A 및 제5b도의 라인 B-B를 따라 취해진 단면도.
제7a 및 7b도는 제1실시예의 제조 공정으로부터 추출된 단계를 도시하는 제5a도의 라인 B-B 및 제5b도의 라인 B-B를 따라 취해진 단면도.
제8a 내지 8c도는 제조 공정의 관점의 단계적으로 제2실시예를 도시하는 단면도.
제9도는 제조 공정에 있어서, 제2실시예가 적용된 SRAM의 메모리 셀의 평면도.
제10도는 제2실시예가 적용된 SRAM의 메모리 셀의 평면도.
제11도는 제3실시예를 도시하는 평면도.
제12a 내지 12c도는 제3실시예를 도시하는 제11도의 라인 A-A, B-B 및 C-C를 따라 취해진 단면도.
제13a 내지 13c도는 제3실시예의 제조 공정으로부터 추출된 단계를 도시하는 제11도의 라인 A-A를 따라 취해진 단면도이다.
제14도는 메모리 셀의 제조 공정에 있어서 제3실시예가 적용되는 SRAM의 메모리 셀의 평면도.
제15도는 제3실시예가 적용되는 SRAM의 메모리 셀의 평면도.
* 도면의 주요부분에 대한 부호의 설명
201 : p+형 실리콘 기판 201a : p형 실리콘 기판
203 : 제1게이트 산화막 204,204a : 게이트 전극
205 : 소스 영역 206 : 드래인 영역
본 발명의 분야
본 발명의 반도체 장치, 특히 고밀도 집적 회로용 능동 소자로서 박막 트랜지스터(이하 TFT라 약칭함)의 구조에 관한 것이다.
종래 기술의 설명
채널 영역이 기판상에 형성된 반도체막으로 된 MOS 트랜지스터를 박막 트랜지스터(TFT)라고 부른다.
TFT는 예로 액정 디스플레이를 구동시키기 위한 스위치 매트릭스 소자로서 개발되었다. 게다가 반도체 장치가 고집적됨에 따라, 반도체 기판의 표면에 미리 만들어진 트랜지스터 위에 TFT를 중복시킴으로서 반도체 장치를 고집적시키는 것이 가능하기 때문에 TFT가 주목을 받게 되었다. 특히, SRAM읠 위하여, 종래의 다결정 실리콘(폴리실리콘이라 함)의 부하 소자 대신에, 부하 소자로서 p채널 TFT를 사용하는 것이 진행중에 있다.
종래의 반도체 장치에 사용된 TFT는 예로 절연막이 반도체 기판의 표면상에 형성되고, 게이트 전극이 절연막상에 형성되어 게이트-절연막으로 코팅되며, 반도체막이 게이트 절연막상에 퇴적되고, 그리고 반도체막에 소스, 드레인 및 채널 영역이 형성되는 것 같은 구조를 갖는다. 게이트 전극이 반도체막 위에 놓이는 방법으로 만들어지는 것 같이 TFT를 하부(bottom) 게이트의 TFT라고 부른다. 다른 한편, 게이트 전극을 반도체막 위에 놓은 TFT를 상부(top) 게이트형의 TFT라고 부른다. 대다수의 경우에, 채널 영역은 반도체 기판의 표면에 평행하게 배치된다. 채널의 폭과 길이는 최소 처리가능 크기로 제한된다.
상술된 결점을 완화시키기 위해, 예로서 반도체막으로 만들어지는 채널 영역이 게이트 전극의 측면(들)상에 형성되는 구조의 TFT는 1984년의 VLSI 테크놀로지의 심포지엄에서 Digest of Technical papers, pp. 8-9에 발표되었다. 이것은 하부 게이트 유형이다. TFT가 제공되는 반도체 장치는 다음과 같이 구성된다. 즉, P형 실리콘 기판의 표면에 p형 실리콘 기판의 표면에 형성되는 n+형 소스 및 드레인 영역, p형 실리콘 기판상에 형성되는 제1게이트 산화막, 및 제1게이트 삼화막상에 형성되는 게이트 전극으로 구성되는 n채널 MOS 트랜지스터가 만들어진다. 게이트 전극은 n+형 폴리실리콘으로부터 형성된다.
n채널 MOS 트랜지스터상에 TFT가 만들어지고, 후자의 게이트 전극은 두개의 트랜지스터에 대해 공통으로 사용된다. 게이트 전극의 표면상에 형성되는 제2게이트 산화막, n+형 소스 및 드레인 영역은 또한 TFT의 게이트 절연막을 구성한다. 제2게이트 산화막 위에는 TFT의 p+형 소스 및 드레인 영역과 채널 영역이 실리콘 기판에 직각으로 p형 불순물의 이온 주입에 의해 형성되는 폴리실리콘막이 형성된다. 채널 영역은 게이트 전극의 측면에 대해 제2게이트 산화막의 반대쪽 표면상에 형성된다. p+형 소스 영역은 n+소스 및 드레인 영역에 대해 제2게이트 산화막의 반대쪽 표면상에 형성된다. p+형 드레인 영역은 게이트 전극에 대해 제2게이트 산화막의 반대쪽 표면상에 형성된다. TFT 채널 영역의 표면은 측벽용으로 사용되는 실리콘 산화막으로 덮고, 그리고 나머지 표면은 실리콘 산화막으로 덮인다.
상기 TFT에서, 채널 전류는 실리콘 기판의 표면에 직각으로 흐른다. TFT의 채널길이는 사실상 게이트 전극의 높이(막두께)에 좌우되며, 여기서 최소 처리 가능 크기보다 작게 하는 것이 가능하다. 그러므로 TFT는 싸이즈 감소를 더 할 수 있다. 그러나, 이같은 구조의 TFT에 있어서, 채널 길이는 비록 짧지만, 드레인 및 채널 영역사이의 인터페이스가 드레인 및 채널 영역이 막 위에 형성되기 때문에 제2게이트 산화막 위에 존재한다. 이것은 특성, 예를 들면 누선 전류의 증가를 낮추는 원인이 되는 드레인 영역 단부에서의 강한 전계를 반영한다.
이 결점을 완화시키기 위한 제안이 일본특허공개 공보 평성 2-30147호에서 되어졌다. TFT가 만들어지는 제1절연막이 실리콘 기판 위에 형성된다. 이 TFT의 게이트 전극이 폴리실리콘으로부터 만들어지고 제1절연막 위에 형성된다. 게이트 절연막은 TFT의 게이트 전극의 측면 위에 형성되고, 200nm 정도의 충분한 두께를 갖는 제2절연막이 그 상부에 형성된다. 그밖에 폴리실리콘막이 게이트 절연막 및 제1,2절연막을 덮기 위해 형성되고 그 다음에 실리콘 기판에 수직으로 상기와 같은 방법으로 p형 불순물을 이온 주입하여 p+형 소스 및 드레인 영역과 TFT의 채널 영역을 형성한다. 이렇게 얻은 TFT에서 p+드레인 영역은 p+드레인 영역의 단부에서 전계의 세기를 감소시키는 제2절연막 때문에 게이트 전극에 대해서 옵셋 구조를 갖는다. 그러므로 이 TFT는 상기 보고서의 TFT에 대해 특성의 향상에 기여한다.
상기 특허출원에 서술된 TFT를 고밀도 집적회로에 적용하는 한 예로써, SRAM에 대한 p형 부하 소자가 이하에 주어져 있다. 상기 서술된 바와 같이 폴리실리콘막이 반도체막으로 사용되는 TFT는 폴리실리콘으로 된 채널 영역 때문에 단결정 실리콘의 표면에 만들어진 MOS 트랜지스터보다 특성이 떨어진다. 폴리 실리콘이 단결정 실리콘보다 불순물 확산 상수가 더 크기 때문에 TFT의 특성은 짧은 채널 길이를 갖도록 만들어지면 나빠진다. p채널 TFT를 만들기 위해, B 또는 BF2의 이온 주입이 소스 및 드레인 영역을 형성하기 위해 수행된다. 이 경우에 소스 및 드레인 영역에 대한 이온 주입이 0.8μm 정도의 거리(여기서는 주입 거리라고 함)에서 행해진다면, TFT의 오프 전류는 짧은 채널 효과 때문에 증가한다. 드레인 영역의 단부가 게이트 전극에 대해서 옵셋 구조를 갖지 않을때는, 채널폭당 오프 누설 전류와 채널을 따른 주입거리의 관계는, 드레인 전압=-3.3V라 가정할 때, 1pA/μm 지 0.8μm 및 10-100pA/μm 내지 0.7μm이다.
주입거리가 0.1μm 더 짧아지면 오프 누설 전류는 유효 숫자가 두 개 이상 커진다. 간략하게, 0.8μm까지의 주입거리는 오프 누설 전류에 대한 옵셋 구조의 영향이 적고, 턴-오프가 oV의 게이트 전압에서도 일어나지 않는다. 반면에 더 긴 주입거리에서는 짧은 채널 효과가 더 적어져 결과적으로 오프 누설 전류가 감소한다.
그러므로 오프 누설 전류는 옵셋 구조의 드레인 영역을 갖는 TFT에서는 더 적어지는 경향이 있다. 따라서 상기의 특허 명세서에 서술된 TFT는 실제 특성이 크게 향상되지 않는한 실질적 장점이 적은 것으로 여겨진다. SRAM의 p형 부하 소자가 만드는 오프 누설 전류에 대한 엄격한 요구 조건을 만족할 수 없다. 그외에 SRAM의 경우에, 고속 동작이 요구되는데, 기생 캐패시터가 가능한한 작게 되는 것이 필요하다. 상기 보고서의 TFT에서, n+형 소스 및 드레인 영역과 p+형 소스 영역사이의 결합 캐패시터, 및 p+드레인 영역과 게이트 전극사이의 결합 캐패시터는 고속 동작에 방해가 될 정도로 크다. 게다가 상기 특허명세서에 서술된 TFT에서 그것의 게이트 전극은 또한 SRAM의 n채널 드라이브 트랜지스터의 게이트 전극으로도 사용되고 드라이브 트랜지스터의 제1절연막이 아니라 게이트 절연막이 TFT의 p+소스 영역 바로 밑에 형성되고, 차례로 그 밑에 드라이브 트랜지스터의 소스 또는 드레인 영역이 형성된다. 그래서 그들 영역과 TFT의 p+형 소스 영역사이의 결합 캐패시터가 커져서 고속 동작에 방해가 된다.
발명의 목적은 소형화할 수 있는 TFT를 갖는 반도체 장치를 제공하는 것이다.
본 발명의 또다른 목적은 소형화할 수 있는 적은 누설 전류의 TFT를 갖는 반도체 장치를 제공하는 것이다.
본 발명의 또다른 목적은 소형화할 수 있고 고속동작에 적당한 낮은 누설 전류의 TFT를 제공하는 것이다.
본 발명의 또다른 목적은 채널 영역의 채널 폭은 좁고 반도체 기판의 표면에 수직이어서 채널 전류가 반도체 기판의 표면에 평행하게 흐르는 TFT를 갖는 반도체 장치를 제공하는 것이다.
본 발명의 또다른 목적은 부하소자로서 p채널 TFT를 갖는 SRAM을 제공하는 것이다.
본 발명의 또다른 목적은 부하소자로서 소형화할 수 있는 p채널 TFT를 갖고 있는 SRAM를 제공하는 것이다.
본 발명의 또다른 목적은 부하소자로서 소형화할 수 있는 낮은 누설 전류의 p채널 TFT를 갖는 SRAM을 제공하는 것이다.
본 발명의 또다른 목적은 부하소자로서 소형화할 수 있고 고속동작에 적당한 낮은 누설 전류의 p채널 TFT를 갖는 SRAM을 제공하는 것이다.
본 발명에 따른 반도체 장치는 반도체 기판의 리지부(ridge)에 형성된 절연막 ; 절연막 위에 형성되어 리지부의 세로방향 부분(longitudinal part)을 따라 뻗어있는 제1영역, 절연막 위에 형성되어 제1영역에서 떨어져 있는 리지부의 또다른 세로방향 부분을 따라 뻗어있는 제2영역, 및 절연막 위에 형성되어 제1영역 및 제2영역 사이를 상호 연결하기 위해 리지부의 적어도 한쪽 면을 따라 뻗어있는 제3영역으로 구성된 반도체 박막 ; 및 소스, 드레인 및 채널 영역으로서 각각 제1,2 및 3영역으로 구성된 TFT를 포함하고 있다.
양호한 실시예에서, 반도체 기판은 실리콘 기판이고, 리지부는 실리콘 기판의 표면에 형성된 MOS 트랜지스터의 게이트 전극이다.
또다른 양호한 실시예에서, TFT는 반도체막 위에 형성된 게이트 절연막, 및 그 게이트 절연막 위에 형성된 게이트 전극으로 구성되어 있다.
또다른 실시예에서, MOS 트랜지스터의 게이트 전극은 또한 TFT의 게이트 전극으로도 사용되는 공통 게이트 전극이고 반도체막의 제3영역과 MOS 트랜지스터의 게이트 전극사이의 절연막은 TFT의 게이트 절연막으로도 사용한다.
또다른 양호한 실시예에서, 반도체 장치는 SRAM이고 ; 실리콘 기판은 p형 실리콘 기판이고 ; MOS 트랜지스터는 n채널 MOS 트랜지스터로 구성된 드라이브 트랜지스터이고 ; 반도체막은 폴리실리콘으로 되어 있고 ; TFT는 p채널 TFT로 구성된 부하소자이다.
본 발명에 따른 반도체 장치는 그 위에 리지부를 갖는 반도체 기판의 표면 위의 절연막 위에 만들어진 TFT, 리지부의 측면에 대해 절연막의 반대면 영역 위에만 형성되어 있는 TFT의 채널 영역을 갖고 있다. 이렇게 반도체 기판의 표면에 채널 영역은 수직이고, TFT의 채널 전류는 평행하게 흐른다. TFT의 채널 폭은 리지부의 높이에 따라 결정된다. 그러므로 최소형화 할 수 있는 크기보다 좁은 TFT가 얻어지고, 그로써 TFT는 채널 길이를 짧게하지 않고 쉽게 소형화 할 수 있다.
그외에 SRAM의 부하소자와 같은 TFT를 사용하는 경우에는 TFT의 짧은 채널 효과의 감소 때문에 오프 누설 전류를 감소시키는 것이 쉽다. 게다가, 반도체 기판에 만들어진 n채널 MOS의 소스 및 드레인 영역 바로 위에 TFT의 소스 및 드레인 영역을 형성하는 것을 피할 수 있고, 이것으로 TFT의 소스 및 드레인 영역의 기생 캐패시터를 감소시킬 수 있으며, 고속 동작이 가능한 반도체 장치를 얻는 것을 쉽게 해준다.
상기한 본 발명의 다른 목적, 특징 및 장점은 첨부된 도면에 관련하면 발명의 상세한 설명은 더 명확해진다
양호한 실시예에 대한 상세한 설명
우선 먼저 종래 기술에 있어서 반도체 장치는 본 발명을 기술하기 전에 도면을 참조하여 설명하기로 한다.
종래의 반도체 장치의 구성 요소로써 TFT는 주로 반도체 기판의 표면에 평행하게 놓인 채널 영역을 갖고 있다. 이 경우에 채널 영역의 폭 및 길이는 최소 처리 가능 크기에 제한된다. 이를 개선하기 위해, 채널 영역으로써 사용되는 게이트 전극의 측면에 반도체막이 형성된 구조를 갖는 TFT가 1984년 VLSI 기술에 관한 심포지움, Digest of Technieal Papers, pp 8-9에 발표되었다.
제1도를 참조하면, 반도체 장치의 상기 TFT 단면도는 다음과 같이 구성된 하부(bottom) 게이트형 TFT이다. p형 실리콘 기판(201a)의 표면에는 p+형 실리콘기판(201a)에는 있는 n+형 소스 및 드레인 영역(205 및 206)으로 구성된 n채널 MOS 트랜지스터, p형 실리콘 기판(201a) 위에 제1게이트 산화막(203), 및 제1게이트 산화막(203) 위에 형성된 게이트 전극(204a)이 제공되어 있다. 이 게이트 전극(204a)은 n+폴리실리콘으로 만들어져 있다.
이 TFT는 n채널 MOS 트랜지스터 위에 있도록 만들어지고, 게이트 전극(204a)는 두 트랜지스터에 공통이다. TFT의 게이트 절연막으로써 제2게이트 산화막(213a)이 게이트 전극(204a), 소스 영역(205), 및 드레인 영역(206)의 표면을 덮도록 형성된다. 제2게이트 산화막(213a) 위에 얇은 폴리실리콘막이 형성된다.
실리콘 기판(201a)에 수직으로 p형 불순물의 이온 주입이 실리콘막내에서 TFT의 p+형 소스, 드레인 및 채널 영역(215a, 216a 및 211a)를 한정하기 위해 수행된다. 채널 영역(211a)이 게이트 전극(204a)의 측면에 대해 제2게이트 산화막(213a)의 반대면 위에 형성된다. p+형 소스 영역(215a)은 n+형 소스 및 드레인 영역(205,206)에 대해 제2게이트 산화막(213a)의 반대면 위에 형성된다. p+형 드레인 영역(216a)은 게이트 전극(204a)에 대해서 제2게이트 산화막(213a)의 반대면 위에 형성된다. TFT의 채널 영역(211a)의 표면은 측벽으로서 실리콘 산화막(221)으로 덮여져 있다. 그외에 TFT의 표면은 실리콘 산화막(222)으로 코팅되어 있다.
이 TFT에서, 채널 전류는 실리콘 기판(201a)의 표면에 수직으로 흐른다. 상기 공정에서 TFT의 채널 길이는 게이트 전극(204a)의 높이(막두께)에 실질적으로 의존되어 있어 최소 처리가능 크기를 더 작게 즉, 이 TFT의 소형화가 가능하게 된다. TFT에서, 채널 영역(221a)는 드레인 영역(216a)에 접속되어 있어 드레인(216a) 쪽에서의 자계의 세기가 크다. 이것이 누설전류의 증가를 감소시킨다.
상기 결점을 극복하기 위한 제안이 일본 특허공개출원 평성 제2-30147호에 되어져 있다. 제2도를 참조하면, 반도체 장치의 단면도에서 실리콘 기판(201b) 위에 산화막(212)이 형성되고 그 위에 TFT가 만들어진다. TFT의 게이트 전극(204b)은 폴리실리콘으로 만들어져 산화막(212) 위에 형성된다. TFT의 게이트 절연막(213b)이 게이트 전극(204b)의 측면 위에 만들어져 있고, 약 200nm 두께의 절연막(223)이 그 상부면에 제공되어 있다. 이 게이트 절연막(213b,223) 및 산화막(212)의 위에 폴리실리콘막이 형성되며, 이곳에 상기 보고된 바와 같은 방법으로 TFT의 p+형 소스, 드레인 및 채널 영역(215b,216b,211b)을 형성하도록 실리콘 기판(201b)에 수직적으로 p형 불순물의 이온 주입이 행해진다. 절연막(223)의 존재로 인하여, 드레인 영역9216b)은 게이트 전극(204b)에 대해 옵셋 구조이므로, 드레인 영역(216b)쪽 위의 채널 영역(211b)의 모서리에서의 자계를 감소시킨다. 그러므로 상기 보고서의 TFT보다 특성이 향상될 수 있다.
SRAM의 p형 부하소자로서 상기 특허출원에 기술된 상기 TFT의 사용을 고려해본다. 상기 TFT에 대해서는, 폴리실리콘막이 반도체막으로서 사용되므로, 그것의 채널 영역은 폴리실리콘으로 만들어져 상기 TFT는 단결정 실리콘의 표면 위에 만들어진 MOS 트랜지스터보다 특성이 나쁘다. 폴리실리콘의 확산 상수가 단결정 실리콘보다 크기 때문에 짧은 채널 길이를 갖는 폴리실리콘의 TFT는 특성이 나쁘다. 이 TFT의 p채널이 소스 및 드레인 영역사이에서 0.8μm 정도 떨어져 이온 주입으로 만들어지면, 오프 누설 전류는 드레인 영역이 게이트 전극에 대해 옵셋 구조인지 아닌지에 관계없이 짧은 채널 효과 때문에 더 커진다. 이렇게 상기 특허출원에 기술된 TFT는 특성이 상당히 개선되지 않는한 실질적으로 장점이 없는 것으로 생각된다.
게다가. SRAM은 고속 동작에 연관되므로 가능하면 기생 캐패시터가 작아야 한다. 상기 보고서의 TFT에서의 소스 영역(215a) 및 소스영역(205)과 드레인 영역(206) 각각의 사이 및 게이트 전극(204a)과 드레인 영역(216a) 사이의 결합 캐패시터가 커서 고속 동작에 방해가 된다. 반면에, 상기 특허출원에서 기술된 TFT에서는 게이트 전극(204b)가 SRAM의 n채널 드라이브 트랜지스터의 게이트 전극 역할을 한다. 소스 영역(215b) 바로 밑에, 절연막(212)이 아니고 이 드라이브 트랜지스터의 게이트 절연막이 형성된다. 이것의 밑에 차례로 드라이브 트랜지스터의 n+형 소스 또는 드레인 영역이 형성되고 이것과 소스 영역(215a)사이의 결합 캐패시터가 커서 고속 동작에 방해가 된다.
이하, 도면을 참조하여 본 발명을 설명하기로 한다.
제3,4a,4b 및 4c도를 참조하여, 본 발명의 제1실시예가 설명되어져 있다. 제3도는 본 실시예의 반도체 장치의 평면도이고, 제4a,4b 및 4c도는 제3도의 라인 A-A, B-B 및 C-C를 따라 취해진 단면도이다. 이 반도체 장치는 다음에 서술되는 구조의 p채널 TFT로 되어 있다. p형 실리콘 기판(101)의 표면 위에 필드 산화막(112)이 형성되고 그 표면 위에 약 0.1μm 높이의 리지부(돌출부 ; 112a)를 갖는다. 필드 산화막 위에, 리지부(돌출부 ; 112a)를 따라 뻗어있는 폴리실리콘의 제1 및 2영역이 형성된다. 제1 및 2영역 사이를 상호 연결하기 위해 리지부(112a)의 측면을 따라 뻗어있는 두께가 약 30-50nm인 n형 폴리실리콘의 제3영역이 형성되어 있다(폴리실리콘막의 형성 공정은 나중에 설명된다). 게이트 산화막(113a)은 상기 폴리실리콘막, 리지부(112a) 및 필드 산화막(112) 위에 화학 기상 성장법에 의해 형성된다. 게다가 게이트 산화막(113a) 위에 폴리실리콘막의 제3영역을 따라 뻗어있는 폴리실리콘막의 게이트 전극 영역이 형성된다. B 또는 BF2의 이온 주입에 의해, 폴리실리콘막의 게이트 전극 영역은 상기 TFT의 p+형 게이트 전극(114)으로 구성된다. 폴리실리콘막의 제1 및 2영역은 p+형의 소스 및 드레인 영역(115,116)이 된다. 동시에 폴리실리콘막의 제3영역은 실리콘 기판(101)의 표면에 수직한 TFT의 채널 영역(111a)으로 구성된다. 채널 전류는 실리콘 기판(101)의 표면에 평행한 방향으로 흐른다. 이해를 쉽게하기 위해, 제3도의 평면도에서 p+소스 및 드레인 영역 (115,116)은 좌측으로 경사진 해칭으로, 채널영역(111a)은 우측으로 경사진 해칭으로 표시되어 있다.
게이트 전극(114)으로 덮여진 리지부(112a)의 세로 크기인 TFT의 게이트 길이를 예를 들면 약 1.2μm로 한후 p+형 소스와 드레인 영역(115,116)상에 게이트 전극(114)의 중복은 각각 0.2μm이고, 따라서 TFT의 채널 길이(채널 영역(111a)으 길이)는 약 0.8μm이다. TFT의 채널폭은 리지부(112a)의 높이에 의해 결정되므로 약 0.2μm이다(2배 리지부(112a)의 높이). 따라서, 그 채널폭이 최소 처리가능 크기보다 작은 채널 폭을 갖는 TFT는 채널폭에 관해서는 개량될 수 있다. 여기에서 각 채널 영역(111a)은 리지부(112a)의 각 측면상에 형성된다. 만약, 채널 영역의 형성이 단지 한 측면상에서 수행되면 약 0.1μm의 채널폭을 얻는다.
상기 설명된 제1실시예의 TFT는 그것의 크기가 채널 길이를 감소시키지 않고 채널의 폭을 보다 좁게하여 쉽게 작아질 수 있는 효과가 있다. 게다가 이것으로 인하여, 이것은 짧은 채널 효과를 쉽게 방지할 수 있게 되어 그 결과 오프-누설 전류를 감소시킬 수 있게 된다. 그외에, 이것은 평면 영역을 증가하지 않고 리지부(112a)의 높이를 변화시킴으로써 채널폭을 증가시킬 수 있다.
상기 설명된 제1실시예에 있어서, p+형 실리콘 기판이 반도체 기판으로써 사용되고, 폴리실리콘막은 반도체막으로써 사용된다. 그러나, 이것은 한정하는 것으로 생각해서는 안되고, 어떤 다른 반도체 재료든지 반도체 기판과 반도체막으로써 사용될 수 있다.
제5a및 5b도, 제6a 및 6b도와 제7a 및 7b도에 관해서 제1실시예의 반도체 장치를 제조하기 위한 폴리실리콘막 형성 공정은 아래에서 설명되어질 것이다. 제5a 및 5b도는 반도체 장치 제조 공정으로부터 추출한 단계의 정면도이고, 제6a 및 6b도는 제5a도에서 라인 A-A와 제5b도의 라인 A-A 각각에 따라 취해진 단면도이고, 제7A 및 7b도는 제5a도에서 라인 B-B와 제5b도의 라인 B-B 각각에 따라 취해진 단면도이다.
먼저, p+형 실리콘 기판(101)상에 리지부(112a)를 가진 필드 산화막(112)을 형성하고, 차례로 그 전표면상에 비결정질 실리콘이 약 30-50nm 두께의 막을 형성하기 위해 퇴적된다. 상기 비결정질 실리콘막은 그 막내에 n형 불순물의 이온 주입이 되고 그 뒤에 600°C에서 열처리함므로써, n형 폴리실리콘막(111)이 얻어진다. 그후, 소스와 드레인 영역(115,116)(제3도)을 각각 한정하기 위해 네가티브 레지스트(161)가 리지부(112a)를 포함하는 필드 산화막(112)의 상부면에 형성된다. 계속되는 이방성 드라이 에칭에 의해 폴리실리콘막(111)은 리지부(112a)의 측면상에 그것의 일부와 레지스트(161) 바로 아래에 있는 그 일부를 남기고 제거된다(제5a,6a,7a도).
다음 단계에서, 두 영역으로 구성되는 레지스트(161)가 제거되지 않고 남아있는 반면, 두 영역사이에 확장 영역을 한정하기 위해 포지티브 레지스트(162)가 그 영역을 덮도록 형성된다. 그 다음에, 남아있는 폴리 실리콘막(111)은 레지스트(161,162)(제5b도, 제6b도와 제7b도)로 덮여진 부분만 남기고 등방성 에칭에 의해 에칭된다.
다음 단계에서, 레지스트(161,162)를 제거한 후, 게이트 산화막(113a)이 형성된다. 그후 게이트 전극의 p+형으로의 변환과 p+형 소스, 드레인과 채널 영역(115,116,111a)의 형성이 동시에 실행되고, 따라서 제3, 4a,4b,4c도에 도시된 구조의 반도체 장치가 얻어진다.
상기 설명된 제1실시예에 있어서, TFT는 필드 산화막의 리지부에 의존하여 형성된다. 이것은 한정하는 것으로 생각하지 말고 어떤 다른 리지부가 사용될 수 있다.
본 발명의 제2실시예는 이후 제2실시예의 반도체 장치 제조 공정을 단계마다 도시하는 단면도인 제8a도 내지 8c도에 관하여 설명되어진다.
먼저, 공지된 과정에서, p형 실리콘 기판(101)의 표면에 LOCOS-형 실리콘 산화막(102)과 게이트 산화막(103)이 형성된다. 그 다음에, 두께가 약 0.2μm인 n+형 폴리실리콘의 게이트 전극과 n+형 소스와 드레인 영역(105,106)이 형성된다. 따라서, n채널 MOS 트랜지스터는 p+형 실리콘 기판(101)의 표면에 만들어진다. 계속해서, 전표면상에 약 100-200nm 두께의 절연막(121)이 퇴적된다.(제8a) 상기 절연막(121)은 양호한 계단형 코팅을 제공할 수 있는 저압 또는 고온 화학 기상 성장법에 의해 형성된다.
다음 단계에서, 상기 제1실시예와 같은 방법으로 약 30-50nm 두께의 n+형 폴리실리콘막(111)은 전표면상에 형성되고(제8b도) 에칭된다. 그후, 게이트 산화막(113a), 폴리실리콘으로 된 p+형 게이트 전극(114), p+형 소스와 드레인 영역(도시되지 않음)과 채널 영역(111a)이 형성되어 TFT가 제조된다.
상기 제2실시예의 TFT는 p-채널형이다. 제1실시예와 다른 제2실시예에 있어서, 실리콘 기판의 표면에 만들어진 nx채널 MOS 트랜지스터의 게이트 전극(104)이 제1실시예의 리지부를 대신한다. 이 TFT는 폭이 게이트 전극(104)의 높이와 같은 0.2μm 인채널 영역(111a)의 단지 한쪽면(n+형 드레인 영역(106)이 형성되는 쪽)상에 제공된다. 이 이유는 만약 채널 영역(111a)이 그 바로 위에 있다면 n-채널 MOS 트랜지스터의 n+형 소스 영역(105)에 저전압의 인가때문에 야기되는 오동작을 막기 위해서이다. 제2실시예의 TFT는 제1실시예의 TFT와 동일한 장점을 가진다.
SRAM의 메모리 셀을 만드는 공정의 각 중간 및 마지막 단계 각각의 평면도인 제9도와 제10도에 대해서 제2실시예의 SRAM에의 응용은 아래에서 설명되어진다. 이 SRAM 은 일본국 특허공개출원 평성 3-114256호에 서술되어있고 이 메모리 셀은 점대칭이다.
먼저, P형 실리콘 기판(도시되지 않음)의 표면상에, 실리콘 산화막(102), n-채널 MOS 트랜지스터용 게이트 산화막, 약 0.2μm 두께의 n+형 폴리실리콘의 게이트 전극(104a,104b)과 워드 라인(104c)이 형성된다, 마스크로써 게이트 전극(104a,104b)과 워드라인(104c)을 사용하는 이온 주입에 의해, n+형 소스 영역(105a,105b), n+형 드레인 영역(106a,106b)등이 형성된다. 따라서, 게이트 전극(104a,)과 n+형 소스와 드레인 영역(105a,106a)으로 구성되는 제 1 드라이브 트랜지스터 ; 게이트 전극(104b)과 n+형 소스와 드레인 영역(105b,106b)으로 구성되는 제 2 드라이브 트랜지스터 ; 워드 라인(104c), n+형 드레인 영역(106a), n+형 소스 영역으로 구성되는 제 1 전송 트랜지스터 ; 워드 라인(104c), n+형 드레인 영역(106b) 및 n+형 소스 영역으로 구성되는 제 2 전송 트랜지스터가 생산된다. 제 1 및 제 2 드라이브 트랜지스터 각각의 게이트 길이는 약 0.5μm이고, 그 각각의 게이트 폭은 약 1.0μm이다. 제 1 및 제 2 전송 트랜지스터 각각의 게이트 길이는 약 0.5μm이고, 그 각각의 게이트 폭은 약 0.5μm이다. 게이트 전극(104a)은 직접 접촉홀(131b)을 경유하여 n+형 드레인 영역(106b)에 연결되고, 게이트 전극(104b)은 직접 접촉홀(131a)을 경유하여 n+형 드레인 영역(106a)에 연결된다.
다음 단계에서, 약 200nm 두께의 절연막(도시되지 않음)은 전표면상에 퇴적되고, 그후 상기된 바와 같은 방법으로 약 30-50nm 두께의 폴리실리콘막으로 된 채널 영역(111aa, 111ab), p+형 소스 영역(115), p+형 드레인 영역(116a,116b), TFT 게이트-산화막(도시되지 않음)과 p+형 폴리실리콘의 게이트 전극(114a,114b)이 형성된다. 제 1 부하 트랜지스터를 구성하는 p채널 TFT는 TFT게이트-산화막, 게이트 전극(114a), 채널 영역(111aa)와 p+형 소스와 드레인 영역(115,116a)으로 구성된다. 마찬가지로, 제 2 부하 트랜지스터를 구성하는 p채널 TFT는 TFT 게이트 산화막, 게이트 전극(114b), 채널 영역(111ab) 와 p+형 소스와 드레인 영역(115,116b)으로 구성된다. 제1 및 제 2 부하 트랜지스터의 게이트 길이는 각각 약 1.2μm이고, 그 각각의 게이트 폭은 약 0.8μm이다. 상기 부하 트랜지스터의 채널 폭은 각각 약 0.2μm이다. 게이트 전극(114a)은 직접 접촉홀(132b)을 경유하여 n+형 드레인 영역(106b)에 연결되고, 게이트 전극(114b)은 직접 접촉홀(132)을 경유하여
n+형 드레인 영역(106a)에 연결된다.(제9도)
그외에, pn 접합이 직접 접촉홀(132a,132b) 각각에 형성된다. 그러나, 그것들은 직접 접촉홀(132a,132b)을 경유하여 pn 접합으로 흐르는 전류 흐름 때문에 SRAM에 관해서는 확실하다. 게이트 전극(114a,114b)이 n+형 폴리실리콘, 실리사이드(Silicide) 등으로 만들어질 때는, 이러한 pn 접합은 형성되지 않고 이것에 따라 채널 영역(111aa,111ab)에서 n+형 불순물의 농도가 조절될 필요가 있다.
다음 단계에서, 전표면상에 접촉홀(133a,133b,134,135aa,135ab,135ba,135bb)이 형성된 제 1층간 절연막(도시되지 않음)이 형성된다. 그후, 제 1층 알루미늄 연결부 : 그라운드 연결부(141a,141b), 전원 공급 연결부(142) 및 연결부(143a,143b)가 형성된다. 그라운드 연결부(141a,141b)은 접촉홀(133a,133b)각각을 경유하여 n+형 소스영역(105a,105b) 각각에 연결된다. 전원 공급 연결부(142)는 접촉홀(134)을 경유하여 p+형 소스 영역(115)에 연결된다.
p+형 드레인 영역(116)은 접촉홀(135ab), 연결부(143a)가 접촉홀(135ab)을 경유하여 n+형 드레인 영역(106a)에 연결된다. 마찬가지로, p+형 드레인 영역(116b)은 접촉홀(135ba), 연결부(143b)와 접촉홀(135bb)을 경유하여 n+형 드레인 영역(106b)에 연결된다.
다음 단계에서, 제2층간 절연막(도시되지 않음)이 전표면상에 형성된 후 접촉홀(136a,136b)은 제1 및 제2층간 절연막에 형성된다. 그후, 알루미늄의 제2층 상호 연결부인 비트 라인(144a,144b)이 형성된다.
비트 라인(144a)은 접촉홀(136a)을 경유하여 제1전송 트랜지스터의 n+형 소스 영역에 연결된다. 또한 비트 라인(144b)은 접촉홀(136b)을 경유하여 제2전송 트랜지스터의 n+형 소스 영역에 연결된다(제10도). 이렇게 제2실시예를 응용한 SRAM의 메모리 셀이 완성된다.
이 SRAM은 상기 제2실시예의 효과를 가진다. 또한, 저결합 캐패시터를 나타나는 n-채널 MOS 트랜지스터로 구성된 드라이브 트랜지스터의 그것 위에 p-채널 TFT의 소스와 드레인 영역의 중복이 없기 때문에 그것의 부가적인 효과로써, 고속 동작에서 우수하다.
본 발명의 제3실시에는 그것의 반도체 장치의 평면도인 제11도와 제11도의 라인 A-A, B-B와 라인 C-C 각각을 따라 취해진 평면도인 제12a, 12b와 12c도에 관해서 아래에서 설명되어진다. 이 실시에는 다음에서 설명되는 것과 같이 구성되는 p-채널 TFT를 가지는 반도체 장치이다. p+형 실리콘 기판(101)상에 실리콘 기판(101)의 표면에 LOCOS-형 실리콘 산화막(102)와 게이트 산화막(103), 게이트 산화막(103)상에 약 0.2μm 두께 n+형 폴리실리콘의 게이트 전극(104) 및 실리콘 기판(101)의 표면에 게이트 전극(104)에 자기 정합되는 n+형 소스와 드레인 영역(105,106)로 구성되는 n-채널 MOS 트랜지스터가 형성된다. 상기 이 n-채널형 MOS 트랜지스터의 게이트 길이와 게이트 폭은 각각 약 0.5μm와 약 1.0μm이다.
게이트 산화막(113b)은 게이트 전극(104)의 측면상에, n+형 드레인 영역(106)의 측면상에 형성된다. 200nm 두께의 LOCOS형 실리콘 산화막(102)은 n+형 소스와 드레인 영역(105,106)과 게이트 전극(104)의 상부면상에, 게이트 산화막(113b)을 제외한 게이트 전극(104)의 측면상에 형성된다. 30-50nm 두께의 폴리 실리콘막의 채널 영역(111a)은 게이트 전극(104)의 측면상에 게이트 산화물(113b)의 매개로 제공된다. 실리콘 산화막(102a,102)내의 각각의 특정 영역상에 채널 영역(111)이 그것들 사이에 상호 연결되는 방법으로 폴리실리콘막의 p+형 소스와 드레인 영역(115,116) 각각이 30-50nm 두께로 형성된다. 이 실시예에 있어서, 또한 상기 언급된 n-채널 MOS 트랜지스터의 게이트 전극(104)은 p채널 TFT의 게이트 전극으로써 사용된다. 달리말하면, p채널 TFT는 게이트 전극(104), 게이트 산화막(113b), 채널 영역(111a)과, p+형 소스와 드레인 영역(115,116)으로 구성된다. 상기 TFT의 게이트 길이와 채널 길이는 각각 약 0.8μm와 약 0.6μm이고 그것의 채널폭은 약 0.2μm이다.
게다가, 게이트 산화막(113b)은 상기 언급된 것과는 게이트 전극(104)의 다른쪽 면상에 제공된다. 이 경우에 있어서, 이것은 n-채널 MOS 트랜지스터의 그것들 위에 TFT의 소스와 드레인 영역의 중복을 고려할 필요가 있다.
제3실시예에 있어서, 채널 영역(111a)과 p+형 소스와 드레인 영역(115,116)은 제1실시예와 같은 방법으로형성된 폴리실리콘막으로 되어 있다. 이 TFT의 게이트 전극(104)은 n+형 이므로 이에 대응하는 값이 채널 영역(111a)에서 p형 불순물의 농도로써 설정될 필요가 있다. 이 실시예는 제1 및 제2실시예의 효과를 갖는다. 게다가, p+형 소스와 드레인 영역(115,116)은 마스크로써 레지스트(도시되지 않음)을 사용하여 이온 주입함으로써 형성되고, 그에 의하여 옵셋 구조의 p+형 드레인 영역이 바로 형성되어 제1과 제2실시예에 비교할 때 상기 TFT를 포함하여 오프-누설 전류를 감소하는 것이 쉬워진다.
다음에서, 제3실시예에 게이트 산화막을 형성하는 공정은 이 실시예의 반도체 장치를 제조하는 공정의 각 단계를 도시하는 단면도로써 주어진 제13a 내지 13c도에 대해 설명되어진다.
먼저, 공지의 공정처럼 p형 실리콘 기판(101)의 표면에 LOCOS-형 실리콘 산화물(102)와 게이트 산화막(103)이 형성된다. 그후, 약 0.2μm 두께 n+형 폴리실리콘의 게이트 전극(104) 및 n+형 소스 및 드레인 영역(105,106)이 형성된다. 이렇게 n-채널 MOS 트랜지스터는 p+형 실리콘 기판(101)의 표면에 만들어진다. 그후, 10-20nm 두께의 실리콘 산화막(123)은 게이트 전극의 상부면과 측면상 각각에 열적 산화에 의해 형성된다(제13a도). 그후, 약 100nm 두께의 실리콘 질화물막(124)이 전표면상에 퇴적되고(제13b도), 이방성 드라이에칭되어 단지 게이트 전극(104)의 측면상에만 남아있게 된다. n+형 드레인 영역(106) 바로 위 게이트 전극(104)의 측면은 레지스트(도시되지 않음)로 덮여진 후 등방성 에칭이 실행되어 실리콘 질화막(124)의 덮여진 부분만 남는다(제13c도).
레지스트를 제거한 후, 선택적 산화가 실리콘 산화막(102a)을 형성하기 위한 마스크로써 최후에 남아있는 실리콘 질화물막(124)을 사용하여 실행된다. 실리콘 질화물막(124)과 실리콘 산화막(123)을 제거한 후, 열적 산화가 실행되고 이렇게 게이트 산화막(113b)은 상기 n+형 드레인 영역(106) 바로 위에 있는 게이트 전극(104)의 측면상에 형성되어 진다(제11도와 제12a도 참조).
SRAM의 메모리 셀을 만드는 공정의 중간과 마지막 단계 각각에 각 평면도인 제14도와 제15도에 대해서 제3실시예의 SRAM의 응용은 아래에서 설명되어진다.
먼저, p형 실리콘 기판(도시되지 않음)의 표면상에 실리콘 산화막(102), n-채널 MOS 트랜지스터용 게이트 산화막(도시되지 않음). 약 0.2μm 두께 n+형 폴리실리콘의 게이트 전극(104a,104b)와 워드 라인(104c)이 형성된다. 마스크로써 게이트 전극(104a,104b)과 워드라인(104c)을 사용하여 이온 주입함으로써 n+형 소스 영역(105a,105b), n+형 드레인 영역(106a,106b) 등이 형성된다. 이렇게, 게이트 전극(104a)와 n+형 소스와 드레인 영역(105a,106b)으로 이루어지는 제1드라이브 트랜지스터 ; 게이트 전극(104)와 n+형 소스와 드레인 영역(105a,106b)으로 이루어지는 제2드라이브 트랜지스터 ; 워드라인(104c), n+형 드레인 영역(106a)와 n+형 소스 영역으로 이루어지는 제1전송 트랜지스터와 워드라인(104c), n+형 드레인 영역(106b)과 n+형 소스 영역으로 이루어지는 제2전송 트랜지스터가 생산된다. 제1 및 제2드라이브 트랜지스터 각각의 게이트 길이는 약 0.5μm이고, 그 각각의 게이트 폭은 약 1.0μm이다. 제1 및 제2전송 트랜지스터 각각의 게이트 길이는 약 0.5μm이고, 그 각각의 게이트 폭은 약 0.5μm이다. 게이트 전극(104b)은 직접 접촉홀(131a)을 경유하여 n+형 드레인 영역(106a)에 연결되고, 게이트 전극(104b)은 직접 접촉홀(131a)을 경유하여 n+형 그레인 영역(106a)에 연결된다.
다음 단게에서, 실리콘 산화막(102a)과 게이트 산화막(113b)을 만든 후 약 30-50nm 두께의 폴리실리콘막의 채널 영역(111aa,111ab), p+형 소스 영역(115), p+형 드레인 영역(116a,116b)이 형성된다. 제1부하 트랜지스터를 구성하는 p-채널 TFT는 게이트 산화막(113b), 게이트 전극(114a), 채널 영역(111aa)과 p+형 소스와 드레인 영역(115,116a)으로 이루어진다. 마찬가지로, 제2부하 트랜지스터를 구성하는 p채널 TFT는 게이트 산화막(113b), 게이트 전극(104b), 채널 영역(111ab)와 p+형 소스와 드레인 영역(115,116b)으로 이루어진다. 제1 및 제2부하 트랜지스터의 게이트 길이는 각각 약 0.8μm이고, 그 각각의 채널 길이는 약 0.4μm이다. 두 부하 트랜지스터의 채널폭은 각각 약 0.2μm이다(제14도).
다음 단계에서, 전표면상에 접촉홀(133a,133b,134,135aa,135ab,135ba,135bb)이 형성된 제1층간 절연막(도시되지 않음)이 형성된다. 그후, 제1층 알루미늄 연결부 ; 그라운드 연결부(141a,141b), 전원 공급 연결부(142)와 연결부(143a,143b)가 형성된다. 그라운드 연결부(141a,141b)는 각각 접촉홀(133a,133b)을 경유하여 각각 n+형 소스 영역(105a,105b)에 연결된다. 전원 공급 연결부(142)는 접촉홀(134)을 경유하여 p+형 소스 영역(115)에 연결된다. p+형 드레인 영역(116)은 접촉홀(135aa), 연결부(143a)와 접촉홀(135ab)을 경유하여 n+형 드레인 영역(106a)에 연결된다. 마찬가지로 p+형 드레인 영역 (116b)은 접촉홀(135ba), 연결부(143b)와 접촉홀(135bb)을 경유하여 n+형 드레인 영역(106b)에 연결된다.
다음 단계에서, 제2층간 절연막(도시되지 않음)이 전표면에 형성된 후, 접촉홀(136a,136b)이 제1 및 제2층간 절연막에 형성된다. 그 다음에 알루미늄의 제2층 상호 연결인 한쌍의 비트 라인(144a,144b)이 형성된다. 비트 라인(144a)은 접촉홀(136a)을 거쳐 제1전송 트랜지스터의 n+형 소스 영역에 연결된다. 마찬가지로 비트 라인(144b)은 접촉홀(136b)을 거쳐 제2전송 트랜지스터의 n+형 소스 영역에 연결된다(제15도). 이렇게 제2실시예가 응용된 SRAM의 메모리 셀이 완성된다.
이 SRAM은 제3실시예 및 제2실시예가 응용된 SRAM의 효과를 갖고 있다. 이것은 또한 p채널 TFT 및 n채널 MOS 트랜지스터에 하나의 게이트를 공통으로 사용하기 때문에, 제2실시예가 응용된 SRAM의 것보다 더 작은 메모리 셀이 얻어진다.
비록 본 발명이 특정 실시예에 대해서 기술되었지만, 이 서술이 한정적 의미로 해석되어서는 안된다. 본 발명의 다른 실시예뿐만 아니라 공표된 본 실시예의 에러 수정들도 본 발명의 설명에 대한 기술에 능숙한자에게는 분명하다. 그러므로 첨부된 청구항은 본 발명의 범위에 속하는 어떤 수정 또는 실시예도 포함한다고 여겨진다.
Claims (8)
- 반도체 기판의 리지부(돌출부)상에 형성된 절연막과 ; 상기 절연막상에 형성되어 상기 리지부의 세로 방향 부분을 연장하는 제1영역, 상기 절연막상에 형성되어 상기 제1영역과 떨어져 상기 리지부의 또다른 세로방향 부분을 연장하는 제2영역, 및 상기 절연막상에 형성되어 상기 제1영역 및 제2영역을 서로 상호 접속하도록 상기 리지부의 적어도 한측면과 나란히 연장하는 제3영역으로 구성된 반도체 박막과 ; 상기 제1영역, 제2영역 및 제3영역을 각각 소스 영역, 드레인 영역 및 채널 영역으로서 이루어진 박막 트랜지스터를 포함하여, 상기 반도체 기판은 실리콘 기판이고 상기 리지부 및 상기 실리콘 기판의 표면에는 MOS 트랜지스터의 게이트 전극이 형성되는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 제3박막 트랜지스터는 상기 반도체막상에 형성된 게이트 절연막, 및 상기 게이트 절연막상에 형성된 상기 박막 트랜지스터의 게이트 전극을 포함하는 것을 특징으로 하는 반도체 장치.
- 제2항에 있어서, 상기 반도체 장치는 SRAM이고 ; 상기 실리콘 기판은 p형 실리콘 기판이고 ; 상기 MOS 트랜지스터는 n채널 MOS 트랜지스터로 구성된 드라이브 트랜지스터이고 ; 상기 반도체막은 폴리실리콘으로 이루어지고 ;상기 박막 트랜지스터는 p채널 박막 트랜지스터로 구성된 부하 소자인 것을 특징으로 하는 반도체 장치.
- 기판 ; 상기 기판상에 형성된 제1절연층 ; 상기 제1절연층에 거의 수직인 측벽을 가진 리지 부재 ; 상기 리지 부재의 상기 측벽상에 형성된 제2절연층; 상기 리지 부재의 상기 측벽을 덮은 반도체 층 ; 및 상기 반도체층에 형성된 소스 및 드레인 영역과 상기 제1절연막의 주표면과 직각 방향으로 상기 제2절연층의 폭과 거의 동일한 폭을 가진 채널 영역을 구비한 제1전계 효과 트랜지스터를 포함하며, 상기 기판은 상기 제1절연층 밑에 형성되고, 상기 반도체 기판에는 소스 및 드레인 영역을 가진 제2전계 효과 트랜지스터가 형성되고, 상기 리지 부재에는 상기 제1 및 제2전계 효과 트랜지스터의 게이트 전극이 형성되는 것을 특징으로 하는 반도체 장치.
- 제4항에 있어서, 상기 제1전계 효과 트랜지스터는 상기 제2전계 효과 트랜지스터의 상기 드레인 영역상에 형성되는 것을 특징으로 하는 반도체 장치.
- 반도체 기판상에 형성되며, 제1세로방향 부분, 제2세로방향 부분 및 제3세로방향 부분을 각각 가진 제1 및 제2측벽을 갖춘 리지부를 구비하는 절연막 ; 상기 제1 및 제2측벽상에 각각 형성되며, 상기 제1 및 제2측벽중 관련된 측벽의 상기 제1세로방향 부분상에 형성되고 연장된 제1영역, 상기 제1 및 제2측벽중 관련된 측벽의 상기 제2세로방향 부분상에 형성되고 연장된 제2영역 및 상기 제1 및 제2영역을 서로 상호 접속시키도록 상기 제1 및 제2측벽 중 상기 관련된 측벽의 상기 제3세로방향 부분상에 형성된 제3영역을 각각 구비하는 제1 및 제2반도체 박막 ; 상기 제1 및 제2반도체 박막의 제1세로방향 부분으로 구성된 소스 영역, 상기 제1 및 제2반도체 박막의 제2세로방향 부분으로 구성된 드레인 영역, 및 상기 제1 및 제2반도체 박막의 제3세로방향 부분으로 구성된 채널 영역으로 이루어져 있는 박막 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
- 반도체 기판의 리지부상에 형성된 절연막과 ; 상기 절연막상에 형성되고 상기 리지부의 세로방향 부분을 따라 연장하는 제1영역, 상기 절연막상에 형성되고 상기 제1영역과 떨어져 상기 리지부의 또다른 세로 방향 부분을 따라 연장하는 제2영역, 및 상기 절연막상에 형성되고 상기 제1 및 제2영역을 서로 상호 접속시키도록 상기 리지부의 적어도 한 측면과 나란히 연장하는 제3영역으로 구성된 반도체 박막과 ; 상기 제1영역, 제2영역 및 제3영역을 각각 소스 영역, 드레인 영역 및 채널 영역으로서 구성되는 박막 트랜지스터를 포함하며, 상기 반도체 기판은 실리콘 기판이고, 상기 리지부 및 상기 실리콘 기판의 표면에는 MOS 트랜지스터의 게이트 전극이 형성되고, 상기 MOS 트랜지스터의 상기 게이트 전극은 상기 박막 트랜지스터의 게이트 전극으로서 또한 사용된 공통 게이트 전극이고, 상기 반도체 박막의 상기 제3영역과 상기 MOS 트랜지스터의 게이트 전극간의 상기 절연막은 상기 박막 트랜지스터의 게이트 절연막으로서 또한 역할하는 것을 특징으로 하는 반도체 장치.
- 제7항에 있어서, 상기 반도체 장치는 SRAM이고 ; 상기 MOS 트랜지스터는 n채널 MOS 트랜지스터로 구성된 드라이버 트랜지스터이고 ; 상기 반도체막은 폴리실리콘으로 이루어지고 ; 상기 박막 트랜지스터는 p채널 박막 트랜지스터로 구성된 부하 소자인 것을 특징으로 하는 반도체 장치.
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