JP3099419B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3099419B2 JP3099419B2 JP03134555A JP13455591A JP3099419B2 JP 3099419 B2 JP3099419 B2 JP 3099419B2 JP 03134555 A JP03134555 A JP 03134555A JP 13455591 A JP13455591 A JP 13455591A JP 3099419 B2 JP3099419 B2 JP 3099419B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にアクティブ・プルダウン回路等に用いられ
る容量素子と高性能バイポーラトランジスタの製法に関
する。
に関し、特にアクティブ・プルダウン回路等に用いられ
る容量素子と高性能バイポーラトランジスタの製法に関
する。
【０００２】
【従来の技術】エミッタ・カップルド・ロジック（ＥＣ
Ｌ）回路の高速化の手段として図１０に示す様なアクテ
ィブ・プルダウン回路が提案されているが、本回路を形
成する為には、容量Ｃｘが必要となる。
Ｌ）回路の高速化の手段として図１０に示す様なアクテ
ィブ・プルダウン回路が提案されているが、本回路を形
成する為には、容量Ｃｘが必要となる。
【０００３】この容量の形成方法について説明する。Ｐ
型ベース引出電極となる多結晶シリコン膜に開孔部を形
成しその内側にベース領域、エミッタ領域を自己整合的
に形成するバイポーラトランジスタを使用する場合につ
いて説明する。
型ベース引出電極となる多結晶シリコン膜に開孔部を形
成しその内側にベース領域、エミッタ領域を自己整合的
に形成するバイポーラトランジスタを使用する場合につ
いて説明する。
【０００４】まず、図５（ａ）に示すように、Ｐ型シリ
コン基板３０１上にＮ+ 型埋込層３０２、Ｎ型エピタキ
シャル層３０３を形成し素子分離絶縁膜３０４で絶縁分
離し、このようにして分離されたＮ型エピタキシャル層
の一領域であるコレクタ領域３０３ａ、コレクタ引出領
域３０６上に開孔部を設け、コレクタ領域３０３ａ上及
び隣接する素子分離絶縁膜３０４上にＰ+ 型多結晶シリ
コン膜３２５ｐをコレクタ引出領域３０６を形成する部
分上に第１のＮ+ 型多結晶シリコン膜３２５ｎを形成す
る。この場合、まずノンドープ多結晶シリコン膜を堆積
し、フォトレジスト膜をマスクにしてＰ型不純物イオン
を注入したのち、パターニングをしＰ+ 型多結晶シリコ
ン膜３２５ｐを形成し、残りのノンドープ多結晶シリコ
ン膜にＮ型不純物イオンを注入して第１のＮ+ 型多結晶
シリコン膜３２５ｎとするのである。
コン基板３０１上にＮ+ 型埋込層３０２、Ｎ型エピタキ
シャル層３０３を形成し素子分離絶縁膜３０４で絶縁分
離し、このようにして分離されたＮ型エピタキシャル層
の一領域であるコレクタ領域３０３ａ、コレクタ引出領
域３０６上に開孔部を設け、コレクタ領域３０３ａ上及
び隣接する素子分離絶縁膜３０４上にＰ+ 型多結晶シリ
コン膜３２５ｐをコレクタ引出領域３０６を形成する部
分上に第１のＮ+ 型多結晶シリコン膜３２５ｎを形成す
る。この場合、まずノンドープ多結晶シリコン膜を堆積
し、フォトレジスト膜をマスクにしてＰ型不純物イオン
を注入したのち、パターニングをしＰ+ 型多結晶シリコ
ン膜３２５ｐを形成し、残りのノンドープ多結晶シリコ
ン膜にＮ型不純物イオンを注入して第１のＮ+ 型多結晶
シリコン膜３２５ｎとするのである。
【０００５】その後全面に第１の窒化シリコン膜３２６
を厚さ５０〜１００ｎｍ、第１の酸化シリコン膜３２７
を厚さ１００〜１５０ｎｍ、第２の窒化シリコン膜３２
８を厚さ１００〜２００ｎｍ、順次形成し、エミッタ形
成予定部上の第２の窒化シリコン膜３２８、第１の酸化
シリコン膜３２７、第１の窒化シリコン膜３２６、Ｐ+
型多結晶シリコン膜３２５ｐを順次除去し、開孔部を形
成した後Ｐ+ 型多結晶シリコン膜３２５ｐ中からＮ型エ
ピタキシャル層（３０３ａ）中に不純物を拡散しグラフ
トベース領域３１７を形成し、続いて開孔部内にイオン
注入時の緩衝材となる第２の酸化シリコン膜３１８を形
成した後、イオン注入法によりＰ型不純物を導入してベ
ース領域３１９を形成する。その後全面に窒化シリコン
膜を厚さ１５０〜３００ｎｍ形成した後、異方性エッチ
ングによりエッチバックし前述の開孔部内にのみ側壁窒
化シリコン膜３２９を残存させ、続いて露出した第２の
酸化シリコン膜３１８を除去する。
を厚さ５０〜１００ｎｍ、第１の酸化シリコン膜３２７
を厚さ１００〜１５０ｎｍ、第２の窒化シリコン膜３２
８を厚さ１００〜２００ｎｍ、順次形成し、エミッタ形
成予定部上の第２の窒化シリコン膜３２８、第１の酸化
シリコン膜３２７、第１の窒化シリコン膜３２６、Ｐ+
型多結晶シリコン膜３２５ｐを順次除去し、開孔部を形
成した後Ｐ+ 型多結晶シリコン膜３２５ｐ中からＮ型エ
ピタキシャル層（３０３ａ）中に不純物を拡散しグラフ
トベース領域３１７を形成し、続いて開孔部内にイオン
注入時の緩衝材となる第２の酸化シリコン膜３１８を形
成した後、イオン注入法によりＰ型不純物を導入してベ
ース領域３１９を形成する。その後全面に窒化シリコン
膜を厚さ１５０〜３００ｎｍ形成した後、異方性エッチ
ングによりエッチバックし前述の開孔部内にのみ側壁窒
化シリコン膜３２９を残存させ、続いて露出した第２の
酸化シリコン膜３１８を除去する。
【０００６】その後、容量形成のためフォトリソグラフ
ィ技術を用い、フォトレジスト膜３３０をマスクに異方
性エッチングにより第２の窒化シリコン膜３２８を除去
し、続いて弗酸系のエッチング液により、第１の酸化シ
リコン膜３２７を除去し容量部開孔３３１を形成する。
その後、図１１（ｂ）に示すように、ベース領域３１９
上の開孔部及び容量部開孔３３１上に第２のＮ+ 型多結
晶シリコン膜３３２ｃ，３３２ｅを形成し、ベース領域
３１９にＮ型不純物を拡散しエミッタ領域３２４を形成
し最後にコレクタ及びベースコンタクト部に開孔部３２
３ｂ，３２３ｃを形成する。このようにして図１０に示
すアクティブ・プルダウン回路の点線枠内に示す容量素
子Ｃｘ及びＮＰＮトランジスタＱｘが形成される。
ィ技術を用い、フォトレジスト膜３３０をマスクに異方
性エッチングにより第２の窒化シリコン膜３２８を除去
し、続いて弗酸系のエッチング液により、第１の酸化シ
リコン膜３２７を除去し容量部開孔３３１を形成する。
その後、図１１（ｂ）に示すように、ベース領域３１９
上の開孔部及び容量部開孔３３１上に第２のＮ+ 型多結
晶シリコン膜３３２ｃ，３３２ｅを形成し、ベース領域
３１９にＮ型不純物を拡散しエミッタ領域３２４を形成
し最後にコレクタ及びベースコンタクト部に開孔部３２
３ｂ，３２３ｃを形成する。このようにして図１０に示
すアクティブ・プルダウン回路の点線枠内に示す容量素
子Ｃｘ及びＮＰＮトランジスタＱｘが形成される。
【０００７】なお、図示しないが、電源回路や入出力回
路に抵抗素子が必要となるが、それには例えばＰ+ 型多
結晶シリコン膜３２５ｐと同時に形成される多結晶シリ
コン膜を用いるか、又は別工程で形成すればよい。
路に抵抗素子が必要となるが、それには例えばＰ+ 型多
結晶シリコン膜３２５ｐと同時に形成される多結晶シリ
コン膜を用いるか、又は別工程で形成すればよい。
【０００８】
【発明が解決しようとする課題】前述した従来の容量素
子及びバイポーラトランジスタの形成方法では、素子分
離工程からコンタクト開孔工程までに層抵抗がベース引
出部と異なる抵抗一種類の形成も含めた場合に少なくと
も７回のフォトレジスト工程が必要である。
子及びバイポーラトランジスタの形成方法では、素子分
離工程からコンタクト開孔工程までに層抵抗がベース引
出部と異なる抵抗一種類の形成も含めた場合に少なくと
も７回のフォトレジスト工程が必要である。
【０００９】すなわち、コレクタ引出領域及びコレクタ
領域上の絶縁膜への開孔工程Ｐ+ 型多結晶シリコン膜形
成のためのイオン注入工程、多結晶シリコン膜のパター
ニング工程、第１のＮ+ 型多結晶シリコン膜形成のため
のイオン注入工程、エミッタ形成予定部上への開孔形成
工程、容量部開孔の形成工程及びエミッタ電極（第２の
Ｎ+ 型多結晶シリコン膜）のパターニング工程の７回で
ある。
領域上の絶縁膜への開孔工程Ｐ+ 型多結晶シリコン膜形
成のためのイオン注入工程、多結晶シリコン膜のパター
ニング工程、第１のＮ+ 型多結晶シリコン膜形成のため
のイオン注入工程、エミッタ形成予定部上への開孔形成
工程、容量部開孔の形成工程及びエミッタ電極（第２の
Ｎ+ 型多結晶シリコン膜）のパターニング工程の７回で
ある。
【００１０】又、容量部開孔形成の為のフォトリソグラ
フィー工程の際にベース領域表面がレジスト膜に接触す
るためベース領域中にレジスト膜中から重金属等がとり
込まれトランジスタ特性を悪化させる恐れがある。
フィー工程の際にベース領域表面がレジスト膜に接触す
るためベース領域中にレジスト膜中から重金属等がとり
込まれトランジスタ特性を悪化させる恐れがある。
【００１１】又、容量絶縁膜の厚さも窒化シリコン膜を
用いた場合８０ｎｍ程度より薄くした場合には、容量絶
縁膜の信頼度がわるくなる。開孔工程後に酸化性雰囲気
中で熱処理できればもっと薄くても問題ないが、本プロ
セスでは、既にベース表面に開孔がもうけられているの
で採用できない。
用いた場合８０ｎｍ程度より薄くした場合には、容量絶
縁膜の信頼度がわるくなる。開孔工程後に酸化性雰囲気
中で熱処理できればもっと薄くても問題ないが、本プロ
セスでは、既にベース表面に開孔がもうけられているの
で採用できない。
【００１２】従って、所望の容量値を得るためには（通
常アクティブ・プルダウン回路のＣｘとしては、１００
〜１５０ｆＦ程度必要と云われている）、例えば１２０
ｎｍの窒化シリコン膜を用い、容量絶縁膜のバラツキを
考慮して１２５ｆＦに設計したとすると容量の面積は、
２８３μｍ2 も必要となる。
常アクティブ・プルダウン回路のＣｘとしては、１００
〜１５０ｆＦ程度必要と云われている）、例えば１２０
ｎｍの窒化シリコン膜を用い、容量絶縁膜のバラツキを
考慮して１２５ｆＦに設計したとすると容量の面積は、
２８３μｍ2 も必要となる。
【００１３】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、第１導電型半導体基板、前記第１導電型半導
体基板上に設けられた第２導電型エピタキシャル層およ
び前記第１導電型半導体基板と前記第２導電型エピタキ
シャル層の境界部に選択的に形成された高濃度第２導電
型埋込層を有する半導体基体を準備する工程と、素子分
離絶縁膜を選択的に形成することによって前記第２導電
型エピタキシャル層を区画してコレクタ領域およびコレ
クタ引出領域を形成する工程と、前記コレクタ領域およ
びコレクタ引出領域上に第１の絶縁膜を形成し前記コレ
クタ引出領域に第２導電型不純物をドーピングして高濃
度コレクタ引出領域を形成する工程と、第１導電型不純
物をドーピングした第１の多結晶シリコン膜を形成しパ
ターニングすることにより前記コレクタ領域上とその近
傍にベース引出電極を、前記ベース引出電極の隣りに容
量素子の下層電極を、前記下層電極の隣に第１の抵抗膜
をそれぞれ形成する工程と、第２の絶縁膜を形成し酸化
性雰囲気中で熱処理を施して容量絶縁膜を形成する工程
と、第１導電型不純物をドーピングした第２の多結晶シ
リコン膜を形成しパターニングすることにより前記高濃
度コレクタ引出領域直上部に隣接する第２の抵抗膜およ
び前記下層電極上に前記容量絶縁膜を介して容量素子の
上層電極を形成する工程と、第３の絶縁膜をその上に形
成する工程と、異方性エッチングによって、前記コレク
タ領域上の前記第３の絶縁膜および前記ベース引出電極
を選択的に除去して、第１の窓を形成する工程と、前記
第３の絶縁膜をマスクとして前記第１の絶縁膜をエッチ
ングし、前記ベース引出電極下に庇ができる様サイドエ
ッチングする工程と、全面に第３の多結晶シリコン膜を
前記庇が埋設される厚さに形成する工程と、熱酸化とエ
ッチングにより前記庇部以外の前記第３の多結晶シリコ
ン膜を除去する工程と、前記ベース引出電極に含有する
不純物を前記第３の多結晶シリコン膜を通して導入する
ことによりグラフトベース領域を形成する工程と、前記
第１の窓内に第１導電型不純物を導入して、前記グラフ
トベース領域に接続したベース領域を形成する工程と、
全面に第４の絶縁膜を形成しかつ、前記第４の絶縁膜を
前記第１の窓の側面の部分が残る様に異方性エッチング
により除去して前記第１の窓の内側に第２の窓を開孔す
る工程と、前記第２の窓を第４の多結晶シリコン膜で覆
い、この第４の多結晶シリコン膜を通して前記ベース領
域の表面に不純物を導入してエミッタ領域を形成する工
程と、前記ベース引出電極部、前記容量素子の上層電極
および下層電極部、前記第１，第２の抵抗膜部にそれぞ
れ開孔を設け配線を施す工程とを含むというものであ
る。
造方法は、第１導電型半導体基板、前記第１導電型半導
体基板上に設けられた第２導電型エピタキシャル層およ
び前記第１導電型半導体基板と前記第２導電型エピタキ
シャル層の境界部に選択的に形成された高濃度第２導電
型埋込層を有する半導体基体を準備する工程と、素子分
離絶縁膜を選択的に形成することによって前記第２導電
型エピタキシャル層を区画してコレクタ領域およびコレ
クタ引出領域を形成する工程と、前記コレクタ領域およ
びコレクタ引出領域上に第１の絶縁膜を形成し前記コレ
クタ引出領域に第２導電型不純物をドーピングして高濃
度コレクタ引出領域を形成する工程と、第１導電型不純
物をドーピングした第１の多結晶シリコン膜を形成しパ
ターニングすることにより前記コレクタ領域上とその近
傍にベース引出電極を、前記ベース引出電極の隣りに容
量素子の下層電極を、前記下層電極の隣に第１の抵抗膜
をそれぞれ形成する工程と、第２の絶縁膜を形成し酸化
性雰囲気中で熱処理を施して容量絶縁膜を形成する工程
と、第１導電型不純物をドーピングした第２の多結晶シ
リコン膜を形成しパターニングすることにより前記高濃
度コレクタ引出領域直上部に隣接する第２の抵抗膜およ
び前記下層電極上に前記容量絶縁膜を介して容量素子の
上層電極を形成する工程と、第３の絶縁膜をその上に形
成する工程と、異方性エッチングによって、前記コレク
タ領域上の前記第３の絶縁膜および前記ベース引出電極
を選択的に除去して、第１の窓を形成する工程と、前記
第３の絶縁膜をマスクとして前記第１の絶縁膜をエッチ
ングし、前記ベース引出電極下に庇ができる様サイドエ
ッチングする工程と、全面に第３の多結晶シリコン膜を
前記庇が埋設される厚さに形成する工程と、熱酸化とエ
ッチングにより前記庇部以外の前記第３の多結晶シリコ
ン膜を除去する工程と、前記ベース引出電極に含有する
不純物を前記第３の多結晶シリコン膜を通して導入する
ことによりグラフトベース領域を形成する工程と、前記
第１の窓内に第１導電型不純物を導入して、前記グラフ
トベース領域に接続したベース領域を形成する工程と、
全面に第４の絶縁膜を形成しかつ、前記第４の絶縁膜を
前記第１の窓の側面の部分が残る様に異方性エッチング
により除去して前記第１の窓の内側に第２の窓を開孔す
る工程と、前記第２の窓を第４の多結晶シリコン膜で覆
い、この第４の多結晶シリコン膜を通して前記ベース領
域の表面に不純物を導入してエミッタ領域を形成する工
程と、前記ベース引出電極部、前記容量素子の上層電極
および下層電極部、前記第１，第２の抵抗膜部にそれぞ
れ開孔を設け配線を施す工程とを含むというものであ
る。
【００１４】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１５】図１（ａ），（ｂ）〜図６（ａ），
（ｂ），図７および図８は、本発明の第１の実施例を説
明するための工程順断面図である。
（ｂ），図７および図８は、本発明の第１の実施例を説
明するための工程順断面図である。
【００１６】まず、図１（ａ）に示すように、Ｐ型シリ
コン基板１０１上にＮ+ 型埋込層１０２，Ｎ型エピタキ
シャル層を形成した半導体基体を準備し、その後素子分
離絶縁膜１０４で素子分離を行い、コレクタ領域１０３
ａ，コレクタ引出領域１０３ｂを区画する。また素子分
離絶縁膜１０４で囲まれた領域に第１の絶縁膜１０５を
形成する。Ｎ型エピタキシャル層１０３，素子分離絶縁
膜１０４，第１の絶縁膜はそれぞれ０．５〜１．０μ
ｍ，０．５〜１．０μｍ，０．０２〜０．０６μｍの厚
さに形成される。
コン基板１０１上にＮ+ 型埋込層１０２，Ｎ型エピタキ
シャル層を形成した半導体基体を準備し、その後素子分
離絶縁膜１０４で素子分離を行い、コレクタ領域１０３
ａ，コレクタ引出領域１０３ｂを区画する。また素子分
離絶縁膜１０４で囲まれた領域に第１の絶縁膜１０５を
形成する。Ｎ型エピタキシャル層１０３，素子分離絶縁
膜１０４，第１の絶縁膜はそれぞれ０．５〜１．０μ
ｍ，０．５〜１．０μｍ，０．０２〜０．０６μｍの厚
さに形成される。
【００１７】次に、図１（ｂ）に示すように、例えばフ
ォトレジスト膜１０７をマスクとしてＮ型の不純物をイ
オン注入法によりコレクタ引出領域１０３ｂに導入して
Ｎ+ 型コレクタ引出領域１０６を形成する。次に、図２
（ａ）に示すように、全面に第１の多結晶シリコン膜１
０８を形成しＰ型不純物としてボロンをイオン注入法等
により第１の多結晶シリコン膜１０８中へ導入する。第
１の多結晶シリコン膜の厚さは、１００〜２５０ｎｍ、
ボロンのイオン注入は、３０〜５０ｋｅＶで１〜５×１
０15／ｃｍ2 程度にする。これにより低いベース引き出
し抵抗を得られる。注入エネルギーが高すぎると第１の
多結晶シリコン膜１０８を突き抜け、Ｎ型エピタキシャ
ル層１０３内に不純物が導入されるため注意が必要であ
る。
ォトレジスト膜１０７をマスクとしてＮ型の不純物をイ
オン注入法によりコレクタ引出領域１０３ｂに導入して
Ｎ+ 型コレクタ引出領域１０６を形成する。次に、図２
（ａ）に示すように、全面に第１の多結晶シリコン膜１
０８を形成しＰ型不純物としてボロンをイオン注入法等
により第１の多結晶シリコン膜１０８中へ導入する。第
１の多結晶シリコン膜の厚さは、１００〜２５０ｎｍ、
ボロンのイオン注入は、３０〜５０ｋｅＶで１〜５×１
０15／ｃｍ2 程度にする。これにより低いベース引き出
し抵抗を得られる。注入エネルギーが高すぎると第１の
多結晶シリコン膜１０８を突き抜け、Ｎ型エピタキシャ
ル層１０３内に不純物が導入されるため注意が必要であ
る。
【００１８】次に図２（ｂ）に示すように、フォトレジ
スト膜（図示せず）をマスクとしてエッチングしベース
引出電極１０８ａ、容量素子の下層電極１３０ｂ、第１
の抵抗膜１０８ｃを形成する。
スト膜（図示せず）をマスクとしてエッチングしベース
引出電極１０８ａ、容量素子の下層電極１３０ｂ、第１
の抵抗膜１０８ｃを形成する。
【００１９】次に図３（ｂ）に示すように全面に容量絶
縁膜１０９を形成するためまず窒化シリコン膜を厚さ１
０〜５０ｎｍ程度第２の絶縁膜として形成したのち、酸
化性雰囲気中で熱処理を実施し薄い窒化シリコン膜のピ
ンホール部分に酸化シリコン膜を成長させる。その後さ
らに全面に第２の多結晶シリコン膜１１０を形成した後
Ｐ型またはＮ型不純物をイオン注入法等により第２の多
結晶シリコン膜１１０中に導入する。第２の多結晶シリ
コン膜１１０の厚さは、１００〜２００ｎｍとし、例え
ばボロンを注入エネルギー３０ｋｅＶで導入する。ドー
ズ量は、第１の抵抗膜１０８ｃと異なる層抵抗になる様
回路定数等を考慮して選べばよい。
縁膜１０９を形成するためまず窒化シリコン膜を厚さ１
０〜５０ｎｍ程度第２の絶縁膜として形成したのち、酸
化性雰囲気中で熱処理を実施し薄い窒化シリコン膜のピ
ンホール部分に酸化シリコン膜を成長させる。その後さ
らに全面に第２の多結晶シリコン膜１１０を形成した後
Ｐ型またはＮ型不純物をイオン注入法等により第２の多
結晶シリコン膜１１０中に導入する。第２の多結晶シリ
コン膜１１０の厚さは、１００〜２００ｎｍとし、例え
ばボロンを注入エネルギー３０ｋｅＶで導入する。ドー
ズ量は、第１の抵抗膜１０８ｃと異なる層抵抗になる様
回路定数等を考慮して選べばよい。
【００２０】次に図３（ｂ）に示す様に、フォトレジス
ト膜（図示せず）をマスクとしてエッチングし容量素子
の上層電極１１１ｂ、第２の抵抗膜１１１ａを形成す
る。
ト膜（図示せず）をマスクとしてエッチングし容量素子
の上層電極１１１ｂ、第２の抵抗膜１１１ａを形成す
る。
【００２１】次に図４（ａ）に示すように全面に第３の
絶縁膜１１２を形成する。第３の絶縁膜は、例えば窒化
シリコン膜を１５０〜３００ｎｍ程度形成する。次に図
４（ｂ）に示すように、フォトレジスト膜１１３をマス
クとして、第３の絶縁膜１１２、容量絶縁膜１０９、ベ
ース引出電極１０８ａを異方性エッチングにより順次選
択的に除去し、コレクタ領域１０３ｂ上に第１の窓１１
４を形成する。
絶縁膜１１２を形成する。第３の絶縁膜は、例えば窒化
シリコン膜を１５０〜３００ｎｍ程度形成する。次に図
４（ｂ）に示すように、フォトレジスト膜１１３をマス
クとして、第３の絶縁膜１１２、容量絶縁膜１０９、ベ
ース引出電極１０８ａを異方性エッチングにより順次選
択的に除去し、コレクタ領域１０３ｂ上に第１の窓１１
４を形成する。
【００２２】次に図５（ａ）に示すように、ベース引出
電極１０８ａの下部に位置する薄い第１の絶縁膜１０５
を等方性ウェットエッチングにより適量サイドエッチン
グする。このサイドエッチング量によりグラフトベース
部分の幅が決定される。このようにして形成された庇部
分１１５のたて横の比が４以上になると次の工程での第
３の多結晶シリコン膜の埋設が困難となるので第１の絶
縁膜１０５の厚さが５０ｎｍの場合サイドエッチング量
は１５０ｎｍ程度が望ましい。
電極１０８ａの下部に位置する薄い第１の絶縁膜１０５
を等方性ウェットエッチングにより適量サイドエッチン
グする。このサイドエッチング量によりグラフトベース
部分の幅が決定される。このようにして形成された庇部
分１１５のたて横の比が４以上になると次の工程での第
３の多結晶シリコン膜の埋設が困難となるので第１の絶
縁膜１０５の厚さが５０ｎｍの場合サイドエッチング量
は１５０ｎｍ程度が望ましい。
【００２３】次に図５（ｂ）に示すように、第３の多結
晶シリコン膜１１６を庇部１１５を埋設する様２５〜５
０ｎｍ位の厚さに形成する。
晶シリコン膜１１６を庇部１１５を埋設する様２５〜５
０ｎｍ位の厚さに形成する。
【００２４】次に図６（ａ）に示すように、庇部以外の
第３の多結晶シリコン膜を熱酸化により酸化シリコン膜
に変換した後、ウェットエッチングにより除去する。こ
の熱酸化と同時又は改めて行う熱処理により、第１の多
結晶シリコン膜（１０８ａ）に含有するボロンを第３の
多結晶シリコン膜１１６を通して導入することにより、
グラフトベース領域１１７を形成する。後者の場合に
は、図６（ｂ）に示すように、酸化シリコン膜１１８が
形成される。
第３の多結晶シリコン膜を熱酸化により酸化シリコン膜
に変換した後、ウェットエッチングにより除去する。こ
の熱酸化と同時又は改めて行う熱処理により、第１の多
結晶シリコン膜（１０８ａ）に含有するボロンを第３の
多結晶シリコン膜１１６を通して導入することにより、
グラフトベース領域１１７を形成する。後者の場合に
は、図６（ｂ）に示すように、酸化シリコン膜１１８が
形成される。
【００２５】次に、前述した第１の窓内に不純物（例え
ばＢ，ＢＦ2 ）を導入して、グラフトベース領域に接続
したベース領域１１９を形成するとともに、全面に第４
の絶縁膜１２０を形成し異方性エッチングにより第１の
窓の内側に第２の窓１２１が形成されるようにエッチン
グする。このとき、第４の絶縁膜１２０がスペーサとし
て残る。
ばＢ，ＢＦ2 ）を導入して、グラフトベース領域に接続
したベース領域１１９を形成するとともに、全面に第４
の絶縁膜１２０を形成し異方性エッチングにより第１の
窓の内側に第２の窓１２１が形成されるようにエッチン
グする。このとき、第４の絶縁膜１２０がスペーサとし
て残る。
【００２６】次に、図７及び図８（図７のＡ部拡大図で
ある）に示すようにこの第２の窓を第４の多結晶シリコ
ン膜１２２で覆い、この第４の多結晶シリコン膜を通し
てベース領域１１９の表面にＮ型の不純物（例えばＡ
ｓ，Ｐ）を導入してエミッタ領域１２４を形成するとと
もに、第４の多結晶シリコン膜１２２をフォトレジスト
膜をマスクとして第２の窓とその近傍以外から除去した
のち、ベースコンタクト孔１２３ｃ，コレクタコンタク
ト孔１２３ｂ，容量素子コンタクト孔１２３ａ，１２３
ｅ，抵抗素子コンタクト孔１２３ａ，１２３ｆを別のフ
ォトレジスト膜をマスクとして同時に開孔する。
ある）に示すようにこの第２の窓を第４の多結晶シリコ
ン膜１２２で覆い、この第４の多結晶シリコン膜を通し
てベース領域１１９の表面にＮ型の不純物（例えばＡ
ｓ，Ｐ）を導入してエミッタ領域１２４を形成するとと
もに、第４の多結晶シリコン膜１２２をフォトレジスト
膜をマスクとして第２の窓とその近傍以外から除去した
のち、ベースコンタクト孔１２３ｃ，コレクタコンタク
ト孔１２３ｂ，容量素子コンタクト孔１２３ａ，１２３
ｅ，抵抗素子コンタクト孔１２３ａ，１２３ｆを別のフ
ォトレジスト膜をマスクとして同時に開孔する。
【００２７】図９（ａ）は本発明の第２の実施例の説明
に使用する平面図、図９（ｂ）は図９（ａ）のＸ−Ｘ線
断面図である。
に使用する平面図、図９（ｂ）は図９（ａ）のＸ−Ｘ線
断面図である。
【００２８】本実施例では、第１の多結晶シリコン膜の
パターン形成の際に容量を増加させる目的で容量素子の
下層電極２０８ｂを短冊状に細分化している。これによ
り、第１の実施例に比べ同一平面積当たりの容量が増加
する。
パターン形成の際に容量を増加させる目的で容量素子の
下層電極２０８ｂを短冊状に細分化している。これによ
り、第１の実施例に比べ同一平面積当たりの容量が増加
する。
【００２９】
【発明の効果】以上説明したように、本発明は、アクテ
ィブ・プルダウン回路等に用いられる容量素子、及び高
性能バイポーラトランジスタ、抵抗素子の形成方法とし
て、容量素子の下層電極とバイポーラトランジスタのベ
ース引出電極及びベース引出電極と同一層抵抗を有する
第１の抵抗膜を同時に形成し、容量素子の上層電極と第
２の抵抗膜を同時に形成して、かつ容量絶縁膜をベース
引出電極とエミッタ電極の間の絶縁膜の一部として用い
るため、従来の製造方法に比べ少なくともフォトレジス
ト工程が二工程減少できる。すなわち、本発明の場合、
従来例で７回必要であったフォトレジスト工程が、コレ
クタ引出領域部へのイオン注入工程、第１の多結晶シリ
コン膜のパターニング工程、第２の多結晶シリコン膜の
パターニング工程、第１窓形成工程、エミッタ電極のパ
ターニング工程の５工程となる。又、エミッタ領域形成
時にベース領域にフォトレジスト膜を接触させないでよ
いので性能のよいトランジスタを実現できる。
ィブ・プルダウン回路等に用いられる容量素子、及び高
性能バイポーラトランジスタ、抵抗素子の形成方法とし
て、容量素子の下層電極とバイポーラトランジスタのベ
ース引出電極及びベース引出電極と同一層抵抗を有する
第１の抵抗膜を同時に形成し、容量素子の上層電極と第
２の抵抗膜を同時に形成して、かつ容量絶縁膜をベース
引出電極とエミッタ電極の間の絶縁膜の一部として用い
るため、従来の製造方法に比べ少なくともフォトレジス
ト工程が二工程減少できる。すなわち、本発明の場合、
従来例で７回必要であったフォトレジスト工程が、コレ
クタ引出領域部へのイオン注入工程、第１の多結晶シリ
コン膜のパターニング工程、第２の多結晶シリコン膜の
パターニング工程、第１窓形成工程、エミッタ電極のパ
ターニング工程の５工程となる。又、エミッタ領域形成
時にベース領域にフォトレジスト膜を接触させないでよ
いので性能のよいトランジスタを実現できる。
【００３０】又、従来例では、容量素子の上層電極をエ
ミッタ電極と共用していたために、容量絶縁膜を熱酸化
で補強することができなかったため、容量絶縁膜厚は、
歩留り信頼性を考慮すると８０ｎｍ程度以下の厚さにす
るのが困難であったが、本実施例では、１０〜５０ｎｍ
程度にすることも可能となる。これは、容量素子の小型
化及び低寄生容量化、低寄生抵抗化にも効果がある。
ミッタ電極と共用していたために、容量絶縁膜を熱酸化
で補強することができなかったため、容量絶縁膜厚は、
歩留り信頼性を考慮すると８０ｎｍ程度以下の厚さにす
るのが困難であったが、本実施例では、１０〜５０ｎｍ
程度にすることも可能となる。これは、容量素子の小型
化及び低寄生容量化、低寄生抵抗化にも効果がある。
【００３１】又、従来技術により第２の抵抗膜を形成す
る場合を考えると、ベース引出電極と同一工程で形成す
るのが常識的であるが、その場合、第２の抵抗膜とベー
ス引出電極との間には少なくともホトリソグラフィの限
界値以上の距離をとる必要があったが、本発明では、別
々の層で形成するため、ホトリソグラフィの限界に無関
係に配置可能となる。これは、素子密度の向上及び設計
の自由度が高くなるという副次的効果ももたらすことに
なる。
る場合を考えると、ベース引出電極と同一工程で形成す
るのが常識的であるが、その場合、第２の抵抗膜とベー
ス引出電極との間には少なくともホトリソグラフィの限
界値以上の距離をとる必要があったが、本発明では、別
々の層で形成するため、ホトリソグラフィの限界に無関
係に配置可能となる。これは、素子密度の向上及び設計
の自由度が高くなるという副次的効果ももたらすことに
なる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の説明に使用する断面図
である。
である。
【図２】本発明の第１の実施例の説明に使用する断面図
である。
である。
【図３】本発明の第１の実施例の説明に使用する断面図
である。
である。
【図４】本発明の第１の実施例の説明に使用する断面図
である。
である。
【図５】本発明の第１の実施例の説明に使用する断面図
である。
である。
【図６】本発明の第１の実施例の説明に使用する断面図
である。
である。
【図７】本発明の第１の実施例の説明に使用する断面図
である。
である。
【図８】本発明の第１の実施例の説明に使用する断面図
である。
である。
【図９】本発明の第２の実施例の説明に使用する平面図
及び断面図である。
及び断面図である。
【図１０】ＥＣＬ回路の回路図である。
【図１１】従来の技術の説明に使用する断面図である。
１０１，２０１，３０１ Ｐ型シリコン基板 １０２，３０２ Ｎ+ 型埋込層 １０３ａ，３０３ａ コレクタ領域（Ｎ型エピタキシ
ャル層） １０３ｂ コレクタ引出領域（Ｎ型エピタキシャル
層） １０４，２０４ 素子分離絶縁膜 １０５ 第１の絶縁膜 １０６，３０６ Ｎ+ 型コレクタ引出領域 １０７ フォトレジスト膜 １０８ 第１の多結晶シリコン膜 １０８ａ ベース引出電極 １０８ｂ，２０８ｂ 容量素子の下層電極 １０８ｃ 第１の抵抗膜 １０９，２０９ 容量絶縁膜 １１０ 第２の多結晶シリコン膜 １１１ａ 第２の抵抗膜 １１１ｂ，２１１ｂ 容量素子の上層電極 １１２．２１２ 第３の絶縁膜 １１３ フォトレジスト膜 １１４ 第１の窓 １１５ 庇部 １１６ 第３の多結晶シリコン膜 １１７ グラフトベース領域 １１８，３１８ 酸化シリコン膜 １１９，３１９ ベース領域 １２０ 第４の絶縁膜 １２１ 第２の窓 １２２ 第４の多結晶シリコン膜 １２３ａ 第２の抵抗素子のコンタクト孔 １２３ｂ，３２３ｂ コレクタコンタクト孔 １２３ｃ，３２３ｃ ベースコンタクト孔 １２３ｄ，２２３ｄ 下層電極コンタクト孔 １２３ｅ，２２３ｅ 上層電極コンタクト孔 １２３ｆ 第１の抵抗素子のコンタクト孔 １２４，３２４ エミッタ領域 ３２５ｎ Ｎ+ 型多結晶シリコン膜 ３２５ｐ Ｐ+ 型多結晶シリコン膜 ３２６ 第１の窒化シリコン膜 ３２７ 第１の酸化シリコン膜 ３２８ 第２の窒化シリコン膜 ３２９ 酸化シリコン膜（スペーサ） ３３０ フォトレジスト膜 ３３１ 容量部開孔 ３３２ｃ，３３２ｅ 第２のＮ+ 型多結晶シリコン膜 Ｑ１〜Ｑ５，Ｑｘ ＮＰＮトランジスタ
ャル層） １０３ｂ コレクタ引出領域（Ｎ型エピタキシャル
層） １０４，２０４ 素子分離絶縁膜 １０５ 第１の絶縁膜 １０６，３０６ Ｎ+ 型コレクタ引出領域 １０７ フォトレジスト膜 １０８ 第１の多結晶シリコン膜 １０８ａ ベース引出電極 １０８ｂ，２０８ｂ 容量素子の下層電極 １０８ｃ 第１の抵抗膜 １０９，２０９ 容量絶縁膜 １１０ 第２の多結晶シリコン膜 １１１ａ 第２の抵抗膜 １１１ｂ，２１１ｂ 容量素子の上層電極 １１２．２１２ 第３の絶縁膜 １１３ フォトレジスト膜 １１４ 第１の窓 １１５ 庇部 １１６ 第３の多結晶シリコン膜 １１７ グラフトベース領域 １１８，３１８ 酸化シリコン膜 １１９，３１９ ベース領域 １２０ 第４の絶縁膜 １２１ 第２の窓 １２２ 第４の多結晶シリコン膜 １２３ａ 第２の抵抗素子のコンタクト孔 １２３ｂ，３２３ｂ コレクタコンタクト孔 １２３ｃ，３２３ｃ ベースコンタクト孔 １２３ｄ，２２３ｄ 下層電極コンタクト孔 １２３ｅ，２２３ｅ 上層電極コンタクト孔 １２３ｆ 第１の抵抗素子のコンタクト孔 １２４，３２４ エミッタ領域 ３２５ｎ Ｎ+ 型多結晶シリコン膜 ３２５ｐ Ｐ+ 型多結晶シリコン膜 ３２６ 第１の窒化シリコン膜 ３２７ 第１の酸化シリコン膜 ３２８ 第２の窒化シリコン膜 ３２９ 酸化シリコン膜（スペーサ） ３３０ フォトレジスト膜 ３３１ 容量部開孔 ３３２ｃ，３３２ｅ 第２のＮ+ 型多結晶シリコン膜 Ｑ１〜Ｑ５，Ｑｘ ＮＰＮトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/73 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 21/822 H01L 21/8222 H01L 27/04 H01L 27/06 H01L 29/73
Claims (2)
- 【請求項１】 第１導電型半導体基板、前記第１導電型
半導体基板上に設けられた第２導電型エピタキシャル層
および前記第１導電型半導体基板と前記第２導電型エピ
タキシャル層の境界部に選択的に形成された高濃度第２
導電型埋込層を有する半導体基体を準備する工程と、素
子分離絶縁膜を選択的に形成することによって前記第２
導電型エピタキシャル層を区画してコレクタ領域および
コレクタ引出領域を形成する工程と、前記コレクタ領域
およびコレクタ引出領域上に第１の絶縁膜を形成し前記
コレクタ引出領域に第２導電型不純物をドーピングして
高濃度コレクタ引出領域を形成する工程と、第１導電型
不純物をドーピングした第１の多結晶シリコン膜を形成
しパターニングすることにより前記コレクタ領域上とそ
の近傍にベース引出電極を、前記ベース引出電極の隣り
に容量素子の下層電極を、前記下層電極の隣に第１の抵
抗膜をそれぞれ形成する工程と、第２の絶縁膜を形成し
酸化性雰囲気中で熱処理を施して容量絶縁膜を形成する
工程と、第１導電型不純物をドーピングした第２の多結
晶シリコン膜を形成しパターニングすることにより前記
高濃度コレクタ引出領域直上部に隣接する第２の抵抗膜
および前記下層電極上に前記容量絶縁膜を介して容量素
子の上層電極を形成する工程と、第３の絶縁膜をその上
に形成する工程と、異方性エッチングによって、前記コ
レクタ領域上の前記第３の絶縁膜および前記ベース引出
電極を選択的に除去して、第１の窓を形成する工程と、
前記第３の絶縁膜をマスクとして前記第１の絶縁膜をエ
ッチングし、前記ベース引出電極下に庇ができる様サイ
ドエッチングする工程と、全面に第３の多結晶シリコン
膜を前記庇が埋設される厚さに形成する工程と、熱酸化
とエッチングにより前記庇部以外の前記第３の多結晶シ
リコン膜を除去する工程と、前記ベース引出電極に含有
する不純物を前記第３の多結晶シリコン膜を通して導入
することによりグラフトベース領域を形成する工程と、
前記第１の窓内に第１導電型不純物を導入して、前記グ
ラフトベース領域に接続したベース領域を形成する工程
と、全面に第４の絶縁膜を形成しかつ、前記第４の絶縁
膜を前記第１の窓の側面の部分が残る様に異方性エッチ
ングにより除去して前記第１の窓の内側に第２の窓を開
孔する工程と、前記第２の窓を第４の多結晶シリコン膜
で覆い、この第４の多結晶シリコン膜を通して前記ベー
ス領域の表面に不純物を導入してエミッタ領域を形成す
る工程と、前記ベース引出電極部、前記容量素子の上層
電極および下層電極部、前記第１，第２の抵抗膜部にそ
れぞれ開孔を設け配線を施す工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項２】 第１導電型半導体基板はＰ型シリコン基
板である請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03134555A JP3099419B2 (ja) | 1991-06-06 | 1991-06-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03134555A JP3099419B2 (ja) | 1991-06-06 | 1991-06-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04359520A JPH04359520A (ja) | 1992-12-11 |
| JP3099419B2 true JP3099419B2 (ja) | 2000-10-16 |
Family
ID=15131064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03134555A Expired - Fee Related JP3099419B2 (ja) | 1991-06-06 | 1991-06-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3099419B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101671251B1 (ko) | 2016-01-15 | 2016-11-01 | 주식회사 젬 | 철도차량 조명등을 이용한 하자 모니터링 시스템 |
-
1991
- 1991-06-06 JP JP03134555A patent/JP3099419B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101671251B1 (ko) | 2016-01-15 | 2016-11-01 | 주식회사 젬 | 철도차량 조명등을 이용한 하자 모니터링 시스템 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04359520A (ja) | 1992-12-11 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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