JPS5928378A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は半導体装置の製造方法に係り、特にバイポー
ラ形半導体集積回路装置（以下ｒＢＩＰ・工Ｃ」という
。）におけるトランジスタの電極引き出１〜部の形成方
法の改良に関するものである。

一般に、Ｂ工Ｐ・工Ｃにおけるトランジスタは、ｐｎｎ
接合分離９択択酸技術用いた酸化膜分離、または三重拡
散を用いる方法などによって電気的に独立した島内に形
成される。ここでは酸化膜分離法によってｎｐｎ　）ラ
ンジスタを形成する方法について述べる。勿論、これ以
外の上記各種分離法を用適用できるものである。

第１図（ａ）〜（、）は従来の製造方法の主要工程段階
における状態を示す断面図である。以下この図について
従来の方法を簡単に説明する。低不純物濃度のｐ形（ｐ
−形）シリコン基板（１）にコレクタ埋込層となる高不
純物濃度のｎ形（ｎ＋形）層（２）を選択的に形成した
後、それらの上にｎ−形エピタキシャル層（３）を成長
させる〔第１図（ａ）〕。次に、下敷酸化膜（１０１）
の上に形成した窒化膜（２０１）をマスクとして選択酸
化を施して厚い分離酸化膜（１０２）を形成するが、こ
のときこの分離酸化膜（１０２）の下にはチャネルカッ
ト用のｐ形層（４）が同時に形成される〔第１図（ｂ）
〕。次に、上述の選択酸化用のマスクとして用いた窒化
膜（２，０１）を下敷酸化膜（１０１）とともに除去し
て、あらためてイオン注入保護用の酸化膜（１０３）を
形成し、ホトレジスト膜（この段階でのホトレジスト膜
は図示せず）をマスクとして外部ベース層となるｐ＋形
層（５）を、更ｋ、上記ホトレジスト膜を除去し、あら
ためてホトレジスト膜（３ｏ１）全形成し、これをマス
クとして活性ベース層となるｐ形層（６）をイオン注入
法によって形成する〔第１図（Ｃ）〕。

つづいて、ホトレジスト膜（３０１）を除去し、一般に
ホスシリケートガラス（ＰＳ　Ｇ、　）からなるパッシ
ベーション膜（４０１）を被着させ、ベースイオン注入
層（５）。

（６）のアニールとＰＳＧ膜（４０１）の焼しめとをか
ねた熱処理を行なって、中間段階の外部ベース層（５１
）および活性ペース層（６１）とした後、ＰＳＧ膜（４
０１）に所要の開口（７０）および（８０）を形成して
、イオン注入法によってエミツタ層となるべきｎ＋形層
（７）およびコレクタ電極取り出し層となるべきｎ＋形
層（８）ｆ形成する〔第１図（ｄ）〕。その後、各イオ
ン注入層をアニールして、外部ベース層（５２）および
活性ペース層（６２）を完成させるとともにエミツタ層
（７１）およびコレクタ電極取り出し層（８１）を形成
した後に、ペース電極取り出し用の開口−を形成し、各
開口部Ｈ、（ｔｏ）およびｌ’８０）Ｃ［極の突き抜は
防止用の金属シリサイド〔白金シリサイド（ｐｔ−８１
）、パラジウムシリサイド（ｐｄ−ｓｔ）など〕膜（５
０１）を形成した上で、アルミニウム（Ａ／）のような
低抵抗金属にょうてベース電極配線（９）、エミッタ電
極配線（１０およびコレクタ電極配線αυを形成する。

第２図はこの従来方法で製造されたトランジスタの平面
パターン図である。ところで、トランジスタの周波数特
性はベース・コレクタ容量およびベース抵抗などに依存
し、周波数特性の向上にはこれらを小さくする必要があ
る。上記構造ではベース抵抗を低下するためにｐ＋形外
部ベース層（５２）を設けたのであるが、これはベース
・コレクタ容量の増大を招くという欠点がある。また、
ベース抵抗はエミツタ層（７１）とベース電極開口（イ
）との距離り、にも依存し、従来のものではベース電極
配線（９）とエミッタ電極配線Ｏｏとの間隔と各電極配
線（９）。

α０の各開口（７）、（７０）からのはみ出し分との合
計距離となっており、ホトエツチングの精度を向上して
！ｆｆｉｆｆ間隔を小さくしても、上記はみ出し分けど
うしても残る。

この発明は以上のような点に鑑みてなされたもので、ペ
ース電極をポリシリコン膜と金属シリサイド膜との重畳
層を介して活性ベース領域から直接取り出すようにする
ことによって、エミツタ層とベース電極開口との距離の
中に両電極配線の各開口からのはみ出し分を組み入れる
要がなく、上記距離を短縮でき、しかも高不純物濃度の
外部ベース層を用いずにベース・コレクタ容量の増大の
生じない半導体装置の製造方法を提供することを目的と
している。

第５図（ａ）〜（ωはこの発明の一実施例になる製造方
法の主要工程段階における状態を示す断面図で、第１図
の従来例と同等部分は同一符号で示す。まず、第１図（
ｂ）に示す状態までは従来と同様に、ｐ−形シリコン基
板（１）にｎ＋形コレクタ埋込層（２）　、　ｎ−形エ
ピタキシャル層（３）、チャネルカット用ｐ形層（４）
および分離用酸化膜（１０２）を形成した後、第１図（
ｂ）における窒化膜（２０１）および下敷酸化膜（１０
１）ｆ除去し、あらためてイオン注入保護用の酸化膜（
１０３）を形成し、図示しないホトレジストマスクを介
して活性ベース層となるｐ形層（６）をイオン注入法に
よって形成し、ベース電極開口となるべき領域近傍の上
記酸化膜（１０３）を除去し、その除去部分を含めて全
上面にポリシリコン膜（６０１）を被着させる〔第３図
（ａ）〕。次に、ポリシリコン膜（６０１）の表面にｐ
形不純物を全面に導入してから、シンタリングを行なう
ことによってｐ形層（６）″ｆ中間段階の活性ベース領
域（６１）とした後、ポリシリコン膜（６０１）を選択
エツチング除去し、この際酸化膜（１０３’）をも一時
除去した後、改めて、酸化膜（１０３）があった位置に
酸化膜（１０５）、残されたポリシリコン膜（６０１）
の上に酸化膜（１０６）を形成し、更に全上面に窒化膜
（２０２）を形成する〔第３図（ｂ）〕。次にホトレジ
ストマスク（３ｏ２）？用いた選択エツチングによって
、ポリシリコン膜（６ｏ１）の上、ベース電極取り出し
領域、エミツタ層およびコレクタ電極取り出し層となる
べき領域、並びに分離酸化膜（１０２）の上の酸化膜（
１０５）。

（ｌ○６）及び窒化膜（２０２）を除去する〔第３図（
Ｃ）〕。

次に、新しいホトレジスト膜（３０３）でベース電極部
を覆い、ｎ形不純物を高濃度にイオン注入してエミツタ
層となるべきｎ＋形層（７）オよびコレクタ電極取り出
し層となるべきｎ＋形層（８）を形成する〔第３図（ｄ
）〕。次にＴｉ、Ｗなどのシリコンとの間に金属シリサ
イドを形成する金属層（５００）およびｐｔ、ｐａなと
の酸化されにくい金属層（７００）を全上面に蒸着また
はスパッタリングによって順次形成した後、シンタリン
グを行なって金属シリサイド膜（５０１）をシリコン基
体の露出面及びポリシリコン膜（６０１）表面の上に形
成するとともに、活性ペース層（６２）、エミツタ層（
７１）およびコレクタ電極取り出し層（８１）を完成す
る〔第３図（ｅ）〕。次に、金属シリサイド膜（５０１
）を残して金属層（７００）および（５００）をエツチ
ング除去したのち、パッシベーション用ＰＳＧ膜（４０
１）　（酸化膜でもよい）を被着させ、更にその上に各
電極のためのコンタクト孔形成用のホトレジストマスク
（３０４）を形成する〔第３図（ｆ）〕。そして、ＰＳ
Ｇ膜（４０１）に選択エツチングを施してベース電極用
コンタクト孔曽、エミッタ電極用コンタクト孔（７０）
およびコレクタ電極用コンタクト孔（８０）を形成した
後、例えばＡ７？などの低抵抗金属によってベース電極
配線（９）、エミッタ′ｆＩＬ極配線αＯおよびコレク
タ電極配線αＤをそれぞれ形成する〔第３図（ｇ）〕。

第４図はこのようにして製造されたトランジスタの平面
パターン図で、図に示すように、エミツタ層（７１）と
ベース電極（９）につながっているポリシリコン膜（６
０１）および金属シリサイド膜（５０１）との距離Ｄ２
はマスク寸法によって本質的にきまり、従来の場合のよ
うに電極配線のはみ出し分が含まれないので、従来の第
２図に示した距＃Ｄ１に比して小さくできる。ベース抵
抗はその分だけ小さくなるのみでなく、従来のｐ＋形外
部ペース層（５２）　（数十ｍ〜１００Ω／口）の代り
に低比抵抗の金属シリサイド膜（６ｏ１）（数Ω／口〜
数十〇／口）を用いたので小さくなる。

更に、ｐ＋形外部ベース層（５２）を用いず、ベース層
（６２）自体若干小さくなっているので、ベース・コレ
クタ容量も小さくなり、トランジスタの周波数特性は改
良される。

なお、コンタクト孔形成時の被膜としてパッシベーショ
ン用のＰＳＧ膜（４０１）を用いたのは、開口としては
酸化膜（１０５）、窒化膜（２０２）の開口を用いるた
めで、従って、ＦＳＧ膜（４０１）への開口は、窒化［
２０２）の開口より若干大きめにする。

以上詳述したようにこの発明によれば、ペース電極をポ
リシリコン膜と金属シリサイド膜との２重層で引き出し
ベース層に隣接する分離酸化屓上に形成したので、ベー
ス電極散り出し領域とエーミ・ツタ層との距離を小さく
しペース抵抗を小さくでき、高不純物濃度の外部ペース
層を設けないので、ペース・コレクタ間容量を小さくで
き、周波数特性の良好なトランジスタが得られる。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は従来の製造方法の主要工程段階
における状態を示す断面図、第２図は従来方法で製造さ
れたトランジスタの平面パターン図、第３図（ａ）〜（
ｇ）はこの発明の一実施例になる製造方法の主要工程段
階における状態を示す断面図、第４図はこの実施例の方
法で製造されたトランジスタの平面パターン図である。 図において、（１）はｐ′″形シリコン基板、（３）は
ｎ−形エピタキシャル層（第１伝導形層）　、（６）　
、　（ｅｌ）、　（６２）はベース層、（７）、　（７
１）はエミツタ層、（８）、　（８１）はコレクタ電極
取り出し層、（９）はベース電極、αＯはエミッタ電極
、αυはコレクタ電極、（１０２）は分離酸化膜、（３
０２）はレジスト膜、（４０１）はＰＳＧ膜（保護膜）
、（５０１）は金属シリサイド膜、（６０１）はシリコ
ン膜である。 なお、図中同一符号は同一または相当部分を示す０ 代理人　葛野　信　−（外１名） 第１図 第１図 第２図 第３図 第３図 手続補正書（自発） 特許庁長官殿 １、事件の表示　　　　特願昭５’７４４０４０２号２
、発明の名称　　　半導体装置の製造方法３、補正をす
る者 事件との関係　　　特許出願人 代表者片由仁へ部 ４、代理人 明細書の発明の詳細な説明の欄および図面の第３図（ｂ
） ６、補正の内容 （１）　　明細智の第７頁第３行に「黴がなく」とある
のを「必要がなく」と訂正する。 （２）　　同、第８頁第６〜７行に「この際−一一改め
て、」とあるのを「改めて酸化を行なって１、」と訂正
する。 （３）図面の纂３図（ｂ）を添付図のとおりに訂正する
０ ７、添付書類の目録 訂正後の第３図（ｂ）を示す図面　　　　　　１通以上

Claims (3)

【特許請求の範囲】
1. （１）　　半導体基体の表面部に分離領域に囲まれコレ
   クタ領域を構成すべき第１伝導形層を形成する第１の工
   程、この第１伝導形層の表面部の一部に一端が上記分離
   領域に接して第２伝導形のベース層を形成する第２の工
   程、上記ベース層上の一部からてれに接する上記分離領
   域の上にわたってシリコン膜を形成する第３の工程、上
   記ベース層上を含む上記第１伝導形層の表面上および上
   記シリコン膜の上にシリコン酸化膜及びシリコン窒化膜
   を順次形成する第４の工程、上記シリコン窒化膜および
   シリコン酸化膜に選択エツチングを施してコレクタ電極
   取り出し層を形成すべき部分およびエミツタ層を形成す
   べき部分の上、ペース電極取り出し領域、並びに上記シ
   リコン膜の上の上記シリコン窒化膜およびシリコン酸化
   膜を除去する第５の工程、上記ペース電極取り出し領域
   と上記シリコン膜との上をレジスト膜で覆うたのち上記
   コレクタ電極取り出し層を形成すべき部分および上記エ
   ミツタ層を形成すべき部分に第１伝導形の不純物を高濃
   度にイオン注入し上記レジスト膜を除去後アニーリング
   を施してエミツタ層およびコレクタ電極取り出し層を形
   成する第６の工程、上記ペース電極取り出し領域、エミ
   ツタ層の上、コレクタ電極取り出し層の上および上記シ
   リコン膜の上に金属シリサイド膜を形成する第７の工程
   、並びに上記分離領域の上および上記分離領域で囲まれ
   上記各工程を経た領域上にシリコン酸化物系の保護膜を
   形成しそれぞれこの保護膜に設けた開孔を通して上記シ
   リコン膜上位置にベース電極、エミツタ層上位置にエミ
   ッタ電極およびコレクタ電極取り出し層上位置にコレク
   タ電極を形成する第８の工程を備えたことを特徴とする
   半導体装置の製造方法。
2. （２）　　シリコン膜に多結晶シリコン膜を用い、第３
   の工程では、多結晶シリコン膜を全上面に形成し第２伝
   導形の不純物を導入後パターニングを施してベース層上
   の一部からこれに接する分離領域の上にわたって残すこ
   とを特徴とする特許請求の範囲＠１項記載の半導体装置
   の製造方法。
3. （３）　　第８の工程におけるエミッタ電極およびコレ
   クタ電極形成のための保護膜の開孔はそれぞれ当該部位
   におけるシリコン窒化膜およびシリコン酸化膜の開孔よ
   り大きくすることを特徴とする特許請求の範囲第１項ま
   たは第２項記載の半導体装置の製造方法。