JPS5958842A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は半導体装置の製造方法に係り、特にバイポー
ラ形半漕体集槓回路装置（以下ｒＢＩＰ・Ｔ、　ＯＪと
いう）におけるトランジスタの電極引き出し部の形成方
法の改良に関するものである。

一般に、ＢＩＢ・ＩＣにおけるトランジスタは、ｐｎｎ
接合分離１択択酸化技術用いた酸化膜分離。

または三重拡散を用いる方法などによって電気的に独立
した島内に形成される。ここでは酸化膜分離法によって
ｎｐｎ　）ランジスタを形成する方法について述べる０
勿論、これ以外の上記各種分離法を用いる場合、さらに
は１）ｎｌ）　）ランジスタについても適用できるもの
である。

第１図（ａ）〜（ｅ）は従来の製造方法の主要工程段階
における状態を示す断面図である。以下この図につい３
て従来の方法を簡単に説明する。低不純物濃度のｐ形（
ｐ−形）シリコン基板ｆｉ＋にコレクタ埋込層となる高
不純物濃度のｎ形（ｎ＋形）層（２）を選択的に形成し
た後、それらの上にｎ−形エピタキシャル層（３）を成
長させる〔第１図（ａ）〕。次に、下敷酸化膜（１０１
）の上に形成した輩化膜（２０１）をマスクとして選択
酸化を施して厚い分離酸化膜（１０２）を形成するが、
このときこの分離酸化膜（１０２）の下にはチャネルカ
ット用のｐ形層（４）が同時に形成される〔第１図（ｂ
）〕。次に、上述の選択酸化用のマスクとして用いた璧
化膜（２０１）を下敷酸化膜（１０１）とともに除去し
て、あらためてイオン注入係挿用の酸化膜（１０３）を
形成し、ホトレジスト膜（この段階でのホトレジスト膜
は図示せず）をマスクとして外部ベース層となるｐ＋形
層（５）を、更に、上記ホトレジスト膜を除去し、あら
ためてホトレジスト膜（３０１）を形成し、これをマス
クとして活性ベース層となるｐ形層（６）をイオン注入
法によって形成する〔第１図（Ｃ）〕。つづいて、ホト
レジスト膜（３０１）を除去し、一般にホスシリケート
ソノラス（ＰＳＧ）からなるパッシベーション膜（４０
１）を被着させ、ベースイオン注入層＋５１　、　＋６
１のアニールとＰＳＧ膜（４０１）の焼しめとをかねた
熱処理を行なって、中間段階の外部ベース層（５１）お
よび活性ベースＪ−（６１）とした後、ＰＳＧ膜（４０
１）に所要の開口（７０）および（８０）を形成して、
イオン注入法によってエミツタ層となるべ酉ｎ＋形層（
７）およびコレクタ電極取り出し層となるべきｎ＋形層
（８）を形成する〔第１図（ｄ）〕。その後、各イオン
注入層をアニールして、外部ベース層（５２）および活
性ベース層（６２）を完成させるとともにエミツタ層（
７１）およびコレクタ電極取り出し層（８１）を形成し
た後に、ベース電極取り出し用の開口（５０）を形成し
、各開口部（５０）ｌ　（’ｉ’ｏ）および（８０）に
電極の突き抜は防止用の金属シリサイド〔白金シリサイ
ド（ｐｔ　−８１）、パラジウムシリサイド（ｐａ−ｓ
ｔ）など〕膜（５０１）を形成した上で、アルミニウム
（Ａ７）のような低抵抗金属によってベース電極配線（
９）、エミッタ電極配線（１０１およびコレクタ電極配
線（川を形成する〔第１図（ｅ）〕。

第２図はこの従来方法で製造されたトランジスタの平面
パターン図である。ところで、トランジスタの周波数特
性はベース・コレクタ容量およびベース抵抗などに依存
し、周波数特性の向上にはこれらを小さくする必要かあ
る。上記構造ではペース抵抗を低下するためにｐ＋形外
部ベースｉ　（５２）を設けたのであるか、これはベー
ス・コレクタ容量の増大を招くという欠点がある。また
、ペース抵抗はエミツタ層（７１）とベース電極取り邑
し開口（５０）との距離Ｄ１にも依存し、従来のもので
はベース電極配線（９）とエミッタ電極配線（１０）と
の間隔と各電極配線（９］　、　Ｑｕ＋の各開口（５０
）、　（７０）からのはみ出し分との合計距離となって
おり、ホトエツチングの精度を向上して電極配線間隔を
小さくしても、上記はみ出し分はどうしても残る。

この発明は以上のような点に鑑みてなされたもので、ベ
ース電極をポリシリコン膜と金属シリサイド膜との重畳
層を介して活性ベース領域から直接取り出すようにする
ことによって、エミツタ層とベース電極開口との距離の
中に両電極配線の各。

開口からのはみ出し分を糾み入れる要がなく、上記距離
を短縮でき、しかも高不純物濃度の外部ベース層を用い
ずにベース・コレクタ容量の増大の生じない半導体装置
の製造方法を提供することを目白りとしてし）る。

第３図（ａ）〜（ｈ）はこの発明の一実施例になる製造
方法の主要工程段階における状態を示す断面図で、ｉ１
図の従来例と同等部分は同一符号で示す。

壕ず、第１図（１））に示す状態までは従来例と同様に
形成する。この段階終了後の状態では、分離酸化１ｆ４
（１０２）の形成時の酸化によって窒化膜（２０１）の
表面部に３００〜ｃｏｏＡｆＰ度の膜厚の薄い酸化１１
Ａ！　（１０５）　（第１図（ｂ）では図示せず〕か形
成されるので、ｎ−形エピタキシャル層（３）の表ｍｊ
上には酸化膜（１０５）とび化膜（２０１）と酸化膜（
１０１）とからなる複合膜（２０５）が形成されている
。次いで、ホトレジスト膜（３０１）をマスクとして活
性ベース層となるｐ形層（６）をイオン注入法によって
形成する〔第３図（ａ）〕。次に、ホトレジスト膜（３
０１）を除去し、次いで、複合膜（２０りのベース電極
取り出し開口となるべき領域を選択的に除去し、その除
去部分を含めて全上面にポリシリコン膜（５００）を被
着させ、このポリシリコン膜（５００）の表面にｐ形不
純物を全面に導入してから、シンタリングを行うことに
よってｐ形層（６）を中間段階の活性ベース領域（６１
）とする〔第３図（ｂ）〕。次に、ポリシリコン膜（５
００）に選択エツチングを施してベース電極取り出し領
域の一部からこれに接する分離酸化膜（１０２）の一部
にわたる部分以外の部分を除去した後、ベース電極取り
出し領域、並びにエミツタ層およびコレクタ電極取出し
層となるべき領域上に開［１を治するホトレジスト膜（
３０２）を複合膜（２ｏ５）とポリシリコン膜（５００
）との上に形成する〔第３図（０）　、１１゜このとき
、オドレジスト膜（３０２）のエミツタ層となるべき領
域上の開口とベース部極取り出し領域上の開口との間の
部分が複合膜（２０５）の表面上あるように設定し、抜
工［で形成されるエミツタ層とベース電極取り出し領域
との間の距離がホトレジス）　ＩＩＩＦ、　（３０２）
によって決定されるようにする。

次に、オドレジスト膜（３０２）をマスクにした選択エ
ツチングによって複合１１＋Ｍ（ｚｏ５）を除去した後
、オドレジスト膜（３０２）を除去し、噺ｉＬ、いポト
レジス）　Ｍ　（３０３）でベース電極部を枦い、ｎ形
不純物を高渦度にイオン注入してエミッタＪ脅となるべ
きｎ形層（７）およびコレクタ電極取り出し層となるべ
きｎ＋形層（８）を形成する〔第３図（ｄ）〕。次に、
ホトレジスト膜（３０３）を除去し、Ｔｉ、Ｗなどのシ
リコンとの間に金属シリサイド膜形成する金属層（ａＯ
Ｏ）を全上面に蒸着またはスパッタリングによって形成
した後、シンタリングを行って、金属シリサイド膜、（
６０１）をシリコン基体の露出面およびポリシリコン膜
（５ＯＯ）の表面上に形成するとともに、活性ベース層
（６２）、エミッタＩｉＷ　（’ｉ’ｌ）およびコレク
タ電極取り出し層（８１）を完成する〔第３図（ｅ）〕
。次に、全島シリサイド膜（６０１）のみを残して金属
層（ａＯＯ）をエツチング除去した後、パッシベーショ
ン用ＰＳＧ膜（４０１）を全上面にわたって被着させ、
更にその上に各電極形成用の開口をイｊ゛するホトレジ
ストマスク（３０４）を形成する〔第３図（ｆ）〕。そ
して、ＰＳＧ膜（４０１）に選択エツチングを施してベ
ース電極形成用開口（５０）　ｌエミッタ電極形成用開
口（７０）およびコレクタ電極形成用開口（８０）を形
成した後、例えばｈｔなどの低抵抗金属によってベース
電極配線（９１，エミッタ電極配線（１０）およびコレ
クタ電極配線（ＩＩ）をそれぞれ形成する〔第３図（ω
〕。

第４図はこのように製造されたトランジスタの平面パタ
ーン図で、図に示すように、エミッタ層（’７１）と、
ベース電極（９）につながっているポリシリコン膜（４
０１）および金属シリサイド膜（６０１）との距離Ｄ２
はマスク寸法によって本質的にきまり、従来の場合のよ
うに、電極配線のはみ出し分が含まれないので、従来の
第２図に示した距離り、に比して小さくできる。ベース
抵抗はその分たけ小さくなるのみでなく、従来のｐ＋形
外部ベース層（５２）（数十Ω／口〜１００Ω／口）の
代りに低比抵抗の金属シリサイド膜（６０１）　　（数
Ω／口〜数十Ω／口）を用いたので小さくなる。更に、
ｐ＋形外部ベース層（５２）を用いず、ベース層（６２
）自体若干小さくなっているので、ベース・コレクタ容
量も小さくなり、トランジスタの周波数特性は改良され
る。

なお、この実施例では、分離酸化膜上成０２）の形成時
の酸化によって窒化膜（２０１）の表面部に形成された
酸化１１〆（１０５）と蓋化膜（２，０１）と酸化膜（
１０１）とからなる腹合膜（２０５）を用いたが、この
複合膜（２０５）を分離酸化膜（１０２）の形成後に除
去し、改めて複合膜（２０５）がおった位置にこれと同
様の新しい複合膜を形成してもよい。このような複合膜
（２０５）を用いるのは、第３図（０）に示した段階に
おいて、ポリシリコン膜（５００）へのエツチングにプ
ラズマエツチングを用いても、このプラズマエツチング
によって鷺化膜（２０１）がエツチングされるのを酸化
１１Ｋ（１ｏ５）が保護することができるからである。

その上、紀３図（ｆ）に示した段階において、ｐ　ｓ　
Ｇ（４０１）の開口は、複合膜（２０５）の開口とマス
ク合すせをするために、複合膜（２０５）の開１」より
若干大きくしであるが、このＰＳＧ膜（４０１）への開
１コ形成時のエツチングによって酸化膜（１０５）の開
Ｌ」か大さくなっても、窒化膜（２０１，）の開口が大
きくならないからである。壕だ、この実施例では、保護
膜として酸化物系のＰＳＧ膜（４０１）を用いたが、保
睦膜として輩化膜を使用しても、この保護用窒化１１％
へのエツチングによって酸化膜（１０５）、　（１０１
）がエツチングされないので、複合膜（２０５）の開口
は大きくならない。

以上、説明したように、この発明によれば、ベース電極
をポリシリコン膜と金属シリサイド膜との２重層で引き
出しベース層に隣接する分離酸化膜上に形成したので、
ベース電極取り出し領域とエミツタ層との距離を小さく
しベース抵抗を小さくでき、高不純物濃度の外部ベース
層を設けないノテ、ベース・コレクタ間容量を小さくで
き、周波数特性の良好なトランジスタが得られる。

【図面の簡単な説明】

第１図（ａ）〜（θ）は従来の製造方法の主要工程段階
における状態を示す断面図、第２図は従来方法で製造さ
れたトランジスタの平面パターン図、第３図（ａ＞〜（
ｇ）はこの発明の一実施例になる製造方法の主要工程段
階におりる状ｊ渫を示す萌面図、第４図はこの実施例の
方法で製造されたトランジスタの平面パターン図である
。 図において、（１）はｐ−形シリコン基板、（３）はｎ
形エヒタキシャル層（紀１伝尋形／ｌ’ｉ　）　、＋６
１　、　　（６１）、　（６２）はベース層、（７１，
（７１）はエミツタ層、（８）。 （８１）はコレクタ′亀４へ取り出し層、（９）はベー
ス′電極、（＋０１はエミッタ電極、（１１１はコレク
タ電極、（１０２）は分離配化膜、（１０１）、　（１
０５）はシリコン酸化膜、（２０１）は窒化膜、（２０
５）は複合膜、（３０２）は第１のレジスト膜、（３０
３）は第２のレジスト膜、（４０１）はＰＳＧ膜（絶縁
膜）、（５００）はシリコン膜、（６０１）は金属シリ
サイド膜である。 なお、図中同一符号は同一または相当部分を示ず０ 代理人　　犯　！ｉＪ　　信　−（外１名）特許庁長官
殿 １．事件の表示　　　　待頼昭５７−１７１４１２号・
ＩＣｒ’ｌとの関係　　　持許出１９ｘ（人代表者片山
仁へ部 ４、代理人 １１三　所　　　　　東京都千代１１１区九の内置１−
１１２番３′ｊ′ｉ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書の第７頁第１７行に「第５図（ａ）　〜（
ｈ）　Ｊとあるのを［第３図（ａ）〜（ω」と訂正する
。 以上

Claims (1)

1. 【特許請求の範囲】 （１）半導体基体の表面部に分離領域に囲まれコレクタ
   領域を構成すべき第１伝導形層を形成する第１の工程、
   上記第１伝導形層の表面部の一部に一端が上記分離領域
   に接して第２伝導形のベース層を形成する第２の工程、
   上記ベース層上を含む上記第１伝導形層の表面上にシリ
   コン酸化膜−シリコン窒化膜−シリコン酸化膜の複合膜
   を形成する第３の工程、上記複合膜に選択エツチングを
   施して上記複合膜の上記ベース層の上記分離領域に接す
   る側のベース電極取り出し領域上の部分を除去する第４
   の工程、上記ベース電極取り出し領域上から上記複合膜
   および上記分離領域の各表面上にわたってシリコン膜を
   形成する第５の工程、上記シリコン膜に選択エツチング
   を施して上記シリコン膜の上記ベース電極取り出し領域
   の一部からこれに接する上記分離領域の一部にわたる部
   分以外の部分を除去する第６の工程、上記ベース電極取
   り出し領域並びにコレクタ電極取り出し層およびエミツ
   タ層となるべき領域上に開口を有する第１のホトレジス
   ト膜を上記複合膜と上記シリコン膜との上に形成する第
   ７の工程、上記第１のホトレジスト膜をマスクにした選
   択エツチングによって上記複合膜を除去する第８の工程
   、上記第１のホトレジスト膜を除去し上記ベース電極取
   り出し領域と上記シリコン膜との上を第２のホトレジス
   ト膜で覆うた後上記コレクタ電極取り出し層となるべき
   領域および上記エミツタ層となるべき領域に第１伝導形
   の不純物を高濃度にイオン注入し上記第２のホトレジス
   ト膜の除去後アニーリングを施してコレクタ電極取り出
   し層およびエミツタ層を形成する第９の工程、上記ベー
   ス電極取り出し領域、エミツタ層の上、コレクタ電極取
   り出し層の上および上記シリコン膜上に金属シリサイド
   膜を形成する第１Ｏの工程、並ひに上記分離領域の上お
   よび上記分１１１１領域に囲まれ上記各工程を経た領域
   上に保賎用の絶縁膜を形成しそれぞれこの絶縁膜に設り
   られた開口を逃して上記シリコン膜上位し−にベース電
   極、エミツタ層上位置にエミッタ電極およびコレクタ電
   極取り出し層上位置にコレクタ電極、極を形成する第１
   １の工程を備えたことを特徴とする半導体装置の製造方
   法。 （２）　　シリコン膜に多結晶シリコン膜を用いること
   を特徴とする特約Ｎ１４求の範囲第１項記載の半導体装
   置の製造方法。 （３１保設用の絶縁膜にリンケイ酸ガラス膜を用いるこ
   とを特徴とする特許請求の範囲第１項または第２項記載
   の半導体装置の製造方法。 （４）　　第１１の工程におけるエミッタ電極およびコ
   レクタ電極形成のための開口はそれぞれ当該部位におけ
   る複合膜の開口より大きくすることを特