JPS61107771A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置の製造方法にかかり、特に、バイ
ポーラ型半導体集積回路Ｖ装置く以下、ＢＩＰ−ＩＣと
いう。）におけるトランジスタの電・極引出部の形成方
法の改良に関するものである。

［従来の技術］ 一般に、Ｅ３１Ｐ−ＩＣにお各プる１−ランジスタは、
ｐｎ接合分離、選択酸化ｔｆｗｆＩを用いた酸化膜分離
、または３重拡散を用いる方法などによって電気的に独
立した島内に形成される。ここでは酸化膜分離法によっ
てｎｐｎ　トランジスタを形成する方法を一例として述
べる。もちろん、これ以外の上記各種分離法を用いる場
合、さらにはｐｎｐ　トランジスタについても適用でき
るものである。

第４図（ａ　）〜（０）は従来の製造方法の主要工程段
階における状態を示す断面図である。以下、この図につ
いて従来の方法を簡単に説明する。低不純物濃度のｐ型
（ｐ−型）シリコン基板１にコ　　　　、。

レクタ埋め込み層となる高不純物濃度のｎ型（ｎ９型）
層２を選択的に形成した後、それらの上にｎ−型エピタ
キシャルＢ３を成長させる［第４図（ａ）］。次に、下
敷酸化１１１１０１の上に形成した富化１ｍ２０１をマ
スクとして選択酸化を施して厚い分ｇ酸化Ｉｔ！　１０
２を形成する。このとき、分１ｌＩＩ閏化１１０２の下
にはチャンネルカット用のｐ゛型ＷＪ４が同時に形成さ
れる［第４図（ｂ）］。

次に、上述の選択酸化用マスクとして用いた窒化膜２０
１を下敷酸化Ｉ！！　１０１とともに除去し、改めてイ
オン注入保護用の酸化膜１０３を形成する。フォトレジ
ストＩＩ々（この段階でのフォトレジスト膜は図示せず
）をマスクとして、外部ベース層となるｐゝ型ｎ５を形
成する。さらに、上記フォトレジスト膜を除去し、改め
てフォトレジスト膜３０１を形成し、これをマスクとし
て活性ベース層となるｐ型居６をイオン注入法によって
形成する［１４図（Ｃ）〕。

続いて、フォトレジスト膜３０１を除去し、一般にホス
シリケートガラス（ＰＳＧ）からなるパッシベーション
膜４０１を被着させ、ベースイオン注入層５，６のアニ
ールとＰＳＧＦＪ４０１の焼き締とを兼ねた熱処理を行
なって、中間段階の外部ベース層５１および活性ベース
層６１とする。

その後、ＰＳＧＲ４０１に所要の開孔７０および８０を
形成して、イオン注入法によってエミッタ層となるべき
ｎ＋型ｌ！！７およびコレクタ電極取出層となるべきｎ
＋型層８を形成する［第４図（ｄ　）］。各イオン注入
層をアニールして、外部ベース１１５２および活性ベー
ス層６２を完成させるとともにエミッタ層７１およびコ
レクタ電極取出層８１を形成した俵に、ベース電極取出
用の開孔５０を形成し、各開孔部５０．７０および８０
に電極の突抜は防止用の金属シリサイド〔白金シリサイ
ド（Ｐｔ　−８１＞　、パラジウムシリサイド（Ｐｄ−
８；）などＩＩｇＩ５０１を形成した上で、アルミニウ
ム（ＡｆＬ）のような低抵抗金属によってベース電極配
線９．エミッタ電極配線１０およびコレクタ電極配置１
１１を形成する〔第４図（ｅ）］。

［発明が解決しようとする問題点］ 第５図は上述の従来方法で製造されたバイポーラ型トラ
ンジスタの平面パターン図である。ところで、トランジ
スタの周波数特性はベース・コレクタ容ｎおよびベース
抵抗などに依存し、周波数特性を向上させるためにはこ
れらを小さくする必要がある。上記構造では、ベース抵
抗を低下させるためにｐ＋型外部ベースＩｆ！５２を設
けたのであるが、これはベース・コレクタ容量の増大を
招くという欠点がある。また、ベース抵抗はエミッタ層
７１とベース電極取出開孔５０との距ＩＩＩ　Ｏ＋にも
依存し、従来のものではベース電極配置９とエミッタ電
極配置１０との間隔と各電極配置１１９．１０の各開孔
５０．７０からのはみ出し部分との合計距離となってお
り、フォトエツチングの精度を向上しア１ｆｆｉ配線間
隔を小さくしても、上記はみ出し分はどうしても残る。

それゆえに、この発明の目的は、上述の欠点を除去し、
ベース・コレクタ容量およびベース抵抗を小さクシ、シ
ングル・ベース構造のバイポーラ型トランジスタの周波
数特性を向上させる半導体装置の製造方法を提供するこ
とである。

［問題点を解決するための手段］ この発明における製造工程においては、外部ベース層を
形成せずにベースＷｌ？ｉをポリシリコン膜と金属シリ
サイドとの重積層を介して活性ベース領域から直接取出
すとともに、ベース・コンタクト開孔部形成をエミッタ
電極取出用のポリシリコン層を一部マスクとして用いて
行ない、さらにエミッタ電極取出用およびコレクタ電極
取出用のポリシリコン層の側壁に酸化膜を形成する。

［作用］ この発明においては、高不純物ｍ度の外部ベース層をな
くしたこと、また、エミッタ層とベース電極開孔との距
離の中に両電極配線の開孔からのはみ出し分を組入れる
必要がないので、この距離を短縮することができる。さ
らにポリシリコン層側壁の酸化膜により各１！極用ポリ
シリコン層間の分離を良くしている。したがって、ベー
ス抵抗およびベース・コレクタ容量を減少させ、各電極
間のリークも生じない。また各電極はポリシリコン膜と
金属シリサイド膜との重積層になっているので、従来よ
りコンタクト抵抗を低抵抗化することができる。

［発明の実施例］ 第１図（ａ　）〜（１）はこの発明の一実施例における
製造方法の主要工程段階における状態を示す断面図であ
り、第４図の従来例と同等部分は同一符号で示す。まず
、第４図（ｂ）に示す状態までは従来と同様に、ｐ−型
シリコン基板１にｎ＋型コレクタ埋め込み１１！２．ｎ
−型エビタキシャルＭ３．チャンネルカット用ｐ型層４
および分離用酸化膜１０２を形成でる。そのうち、第７
図（ｂ）における窒化膜２０１および下敷酸化睨１０１
を除去し、改めてイオン注入保護用の酸化膜１０３を形
成し、図示しないフォトレジストマスクを介して活性ベ
ース層となるｐ型層６をイオン注入法によって形成する
。

次に、従来と異なり、ベース電極間孔となるべき領域近
傍の上記酸化膜１０３を除去し、その除去部分を含めて
全上面にポリシリコン１６０１を被着させる［第１図（
ａ）］。ポリシリコン膜６０１の表面にｐ型子Ｉｉ１′
＃を全面に導入してから、シンタリングを行なうことに
よってｐ型層１６を中間段階の活性ベース領域６１とす
る。ポリシリコン膜６０１を選択エツチング除去し、改
めて酸化を行ない酸化膜１０３があった位置に酸化膜１
０５を、残されたポリシリコン膜６０１の上に酸化膜１
０６を形成する。さらに全表面にＰＳＧＩＩ４０１を形
成する［第１図（ｂ）］、フォトレジストマスク（図示
せず）を用いた選択エツチングによって、エミッタ層お
よびコレクタ電極取出層となるべき領域の酸化膜１０５
およびＰＳＧＩＩ！４０１を除去する。

次に、ポリシリコン膜６０２を被着させて、このポリシ
リコン膜にｎ型不純物を高濃度にイオン注入した後シン
タリングを行ないポリシリコン膜から拡散させてエミッ
タ層となるべきｎ＋型層７１およびコレクタＮ極取出層
となるべきｎ＋型層８１を形成する［第１図（Ｃ）］。

上記拡散源となったポリシリコン膜部分６０２．６０３
のみを残すように選択エツチングした優、フォトレジス
ト膜３０２をマスクとしてベース・コンタクト用の窓開
けを行なう。

このとき、フォトレジスト膜３０２は上記エミッタ層形
成用ポリシリコン膜６０２からベース・コンタクト側へ
はみ出さないようにされ、上記ポリシリコン層を一部マ
スクとしてベース・コンタクト部とそれに続くポリシリ
コン１１１６０ｉ上の酸化１１１０６．ＰＳＧ膜４０１
をエツチング除去しテイル［第１図（ｄ）］、低１（８
００℃〜９００℃程度）での酸化を行なってｎ　＋　Ｉ
ｌｌのポリシリコン膜６０２，６０３上に厚い酸化膜１
０日を、またｐＷＩのシリコン基板６２とｐ＋層のポリ
シリコン１Ｉ６０１上に薄い酸化膜１０７を形成する。

これはよく知られたように、ｎ＋不純物のリンや砒素が
高濃度に入ったシリコンおよびポリシリコンでは低温は
ど増速酸化が行なわれることを使用している［第１図（
ｅ）］。

次に、減圧ＣｖＤなどで窒化膜を全表面に形成した後、
ＲＩ　Ｅ　（Ｒｅａｃｔｌｖｅ　Ｉ　ｏｎ　　ｌａｔｃ
ｈｉｎｇ）などで異方性全面エッチを行ない、酸化膜１
０７゜１０８のｌ１ｌＩＪ壁にのみ窒化膜１０１を残す
［第１図（ｆ）］。次に、酸化膜エッチを行ない窒化膜
を全面除去し、さらにポリシリコン層６０１の側壁、に
残りた薄い酸化膜をウォッシュアウトすることによって
ポリシリコン膜６０１，６０２．６０３の表面が現われ
る［第１図（ｇ）］。次に、Ｐｔ。

Ｐｄ　、ＴＩ　、Ｗ、ＭＯなどの、シリコンおよびポリ
シリコン膜との間に金属シリサイドを形成する金属層（
図示せず）゛を全上面に蒸着またはスパッタリングによ
って形成した後、シンタリングを行なって金属シリサイ
ド１１１１５０１．５０２をシリコン基体の露出面およ
びポリシリコン膜６０１．６０２．６０３表面の上に形
成してから金属シリサイド膜を残して金属層を王水など
でエツチング除去する［第１図（ｈ）］。パッシベーシ
ョン用富化膜２０２　＜Ｒ化膜でもよい）を被着させた
後にこの窒化膜２０２および酸化１１１０８に選択エツ
チングを施してベース電極用コンタクト孔５０゜エミッ
タ電極用コンタクト孔７０およびコレクタ　　　　１．
。

電極用コンタクト孔８０を形成した後、たとえばＡｍな
どの低抵抗金属によってベース電極配線９゜エミッタ電
極配線１０およびコレクタ電極配置１１１をそれぞれ形
成する［第１１ｇ（＋）］。

さらに、他の一実施例としてベース電極の一部となるボ
ｉノシリコン嗅６０１の形成に際して、第２図に示すよ
うに、第１図（ａ　）での酸化膜１０３のエツチングを
過剰に行なうことによりシリコン槁３の側壁にポリシリ
コン膜６０１が接するようになり、第１図（（＋　）中
のポリシリコン膜６０１のベース層６２との接面９°０
が小さくてよくベース面の縮小が行なえる。酸化膜のエ
ツチングはポリシリコン膜６０１からの拡散層６３がベ
ースＦ！Ｆ６２の深さと同程度となることが耐圧の関係
から最も良い。またポリシリコン膜６０１の形成をベー
ス層６２の形成前に行なってベース層の深さの制御と拮
品欠陥防止の向上を行なうことができる。

第３図はこのようにして製造された従来法の第５図に対
応するトランジスタの平面パターン図である。第３図に
示すようにエミッタ層７１とベース電極９につながって
いるポリシリコンＭ！Ｉ　６０１および金属シリサイド
膜５０１との距ｗＩＤ２は拡゛敢のための窓開は部（７
１に相当）と拡散源となるポリシリコン１１６０１との
重ね合わせ部分で決定されるので、従来の第５図に示し
た距ｗＩＤ、に比べて小さくできる。ベース抵抗はその
分だけ小さくなるのみでなく、従来のｐ＋型外部ベース
層５２（数１０Ω／口１００Ω／口）の代わりに低比抵
抗の金属シリサイド膜５０１（数Ω／口〜数１０Ω／口
〉を用いたので小さくなる。さらに、ｐ＋型外部ベース
Ｈ５２を用いず、ベース層６２自体が若干小さくなって
いるので、ベース・コレクタ容量も小さくなり、トラン
ジスタの周波数特性は改良される。

［発明の効果］ 以上説明したように、この発明によれば、ベース電極を
ポリシリコン膜と金属シリサイド膜との２重層で引出ベ
ース層に隣接する分＋ｔ＋ｔｉ酸化膜上に形成し、エミ
ッタｌ１ｆｆｌの一部をポリシリコン膜で形成してこの
ポリシリコン膜をマスクとして上記ベースの金属シリサ
イド膜形成のためのベース・コンタクト開けを行なった
ので、ベースＮｔｉ取出領域とエミッタ層との距離を小
さくしベースｇ抗を小さくすることができる。さらに、
コレクタ電慎、エミッタ電極をポリシリコン膜と金属シ
リサイド股で形成しているためコンタクト抵抗が小さく
なり、その結果コレクタ抵抗、エミッタ抵抗を小さくす
ることができる。また、高不純物Ｓ度の外部ベース層を
設けないので、ベース・コレクタ間容量を小さくでき、
周波数特性の良好なトランジスタが得られるなどの効果
がある。

【図面の簡単な説明】

第１図（ａ）〜（ｉ）は本発明の一実施例による製造方
法の主要工程段階における状態を示す断面図である。第
２図は本発明の他の実施例による製造方法の主要工程で
の断面図である。第３図はこの実施例の方法で’ＭＮさ
れたトランジスタの平面パターン図である。第４図（ａ
　）〜（ｅ　）は従り　　　　来の製造方法の主要工程
段階における状態を示す断面図である。第５図は従来の
方法で製造されたバイポーラ型トランジスタの平面パタ
ーン図である。 図において、１はｐ−型シリコン基板、３はｎ−型エピ
タキシャル＃（第１伝導型層）、６．６１．６２はベー
ス層、７．７１はエミッタ層、８゜８１はコレクタ電極
取出層、９はベースＩ！極、１０はエミッタ電極、１１
はコレクタ電極、１０２は分離酸化膜、１０１，１０５
，１０６，１０７゜１０８はシリコン酸化膜、１１０は
シリコン窒化膜、２０１．２０２は窒化膜、３０２はレ
ジスト膜、４０１はＰＳＧＦＪ（絶旧１）、６０１，６
０２．６０３はシリコン躾、５００．５０１は金属シリ
サイド族である。 なお、図中、同符号は同一または相当部を示す。

Claims (2)

【特許請求の範囲】
1. （１）シングル・ベース構造のバイポーラ型トランジス
   タからなる半導体装置の製造方法であって、 半導体基体の表面部に分離領域に囲まれコレクタ領域を
   構成すべき第１伝導型層を形成する第１の工程、この第
   １伝導型層の表面部の一部に第２伝導型のベース層を形
   成する第２の工程、上記ベース層上一部からこれに接す
   る上記分離領域の上にわたつてシリコン膜を形成する第
   ３の工程、上記ベース層上を含む上記第１伝導型層の表
   面上および上記シリコン膜の上にシリコン酸化膜を形成
   する第４の工程、上記シリコン酸化膜に選択エッチング
   を施してコレクタ電極取出層を形成すべき部分およびエ
   ミッターを形成すべき部分の上の上記シリコン酸化膜を
   除去する第５の工程、この工程後にシリコン膜を形成し
   第１伝導型の不純物を高濃度に導入した後、アニーリン
   グを施して上記コレクタ電極取出層を形成すべき部分お
   よび上記エミッタ層を形成すべき部分に第１伝導型の不
   純物をシリコン膜から基板ベース層内に拡散させてエミ
   ッタ層およびコレクタ電極取出層を形成する第６の工程
   、上記シリコン膜がエミッタ層およびコレクタ電極取出
   層を覆い隠す部分を除いて選択的に除去する第７の工程
   、上記シリコン膜の一部を含めて選択的に上記ベース層
   上およびシリコン膜上の酸化膜を除去する第８の工程、
   第１伝導型の不純物が高濃度に導入された少なくともエ
   ミッタ層上のシリコン膜上に厚い酸化膜をおよび前記第
   ８の工程であらわにされたベース電極形成部上に薄い酸
   化膜を比較的低温で酸化することによつて形成する第９
   の工程、上記酸化膜上にシリコン窒化膜を形成した後異
   方性全面エッチングを行ないシリコン膜の側壁のみに窒
   化膜を残す第１０の工程、前記第１０の工程で露出した
   酸化膜をエッチングする第１１の工程、前記第１０の工
   程で残された窒化膜を全面除去する第１２の工程、前記
   第１２の工程でベース電極形成部上に残された薄い酸化
   膜をウォッシュアウトする第１３の工程、上記ベース電
   極取出領域および上記ベース層上のシリコン膜の上に金
   属シリサイド膜を形成する第１４の工程、ならびに上記
   分離領域の上および上記分離領域で囲まれ上記各工程を
   経た領域上に保護膜を形成し、それぞれこの保護膜に設
   けた開孔を通して上記シリコン膜上位置にベース電極、
   エミッタ層上位置にエミッタ電極およびコレクタ電極取
   出層上位置にコレクタ電極を形成する第１５の工程を備
   えたことを特徴とする半導体装置の製造方法。
2. （２）前記シリコン膜は多結晶シリコン膜であり、前記
   第３の工程は、前記多結晶シリコン膜を全上面に形成し
   第２伝導型の不純物を投入後パターニングを施してベー
   ス層上の一部からこれに接する分離領域の上にわたって
   残すことを特徴とする特許請求の範囲第１項記載の半導
   体装置の製造方法。