JPH0821590B2 - 半導体層内に形成された装置に対する端子を作る方法 - Google Patents

半導体層内に形成された装置に対する端子を作る方法

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JPH0821590B2
JPH0821590B2 JP61245166A JP24516686A JPH0821590B2 JP H0821590 B2 JPH0821590 B2 JP H0821590B2 JP 61245166 A JP61245166 A JP 61245166A JP 24516686 A JP24516686 A JP 24516686A JP H0821590 B2 JPH0821590 B2 JP H0821590B2
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は集積回路の製造、更に具体的に云えば、ショ
ットキー・ダイオードを持つ不活性化した論理アレーの
製造に関する。
従来の技術及び問題点 集積ショットキー・トランジスタ論理アレーを製造す
る普通の方式は、全ての能動装置を含む「マスタ・スラ
イス・論理アレー」を製造することである。その後、マ
スタ・スライスの表面を絶縁層によって不活性化し、ス
ライスのプログラミングを待って保管する。特定の装置
に対する経路を当該絶縁層へ選択的にあけることによ
り、スライスは顧客によってプログラムされる。
エミッタ区域及びその他の重要な部品が１マイクロメ
ータの寸法にまで縮小されると、不活性化する為の絶縁
層の下にあるそれらの部品を見つける上で問題がある。
その為、エミッタ・経路とエミッタ接点面の間の整合外
れが生ずると云う惧れが増加し、その為に、理想的でな
い接続が出来ると云う惧れも増加する。従って、高度に
小形化されたマスタ・スライスを絶縁層により不活性化
して、将来顧客がプログラムする工程まで、それらを保
管することが出来なかった。その代りに、極めて小さ
い、性能を左右する寸法を持つ論理アレーは、中間の不
活性化工程をせずに、直ちに顧客によってプログラムし
なければならない。スライスの表面の上に窒化物又は酸
化物の様な絶縁層をデポジットしないと、チップ上に存
在するプログラムされていない半導体装置をリード線が
迂回しなければならない。これは経路の融通性をを低下
させる。
ショットキー・トランジスタ論理アレーを製造し、絶
縁層により不活性化し、その後で顧客がプログラミング
することに伴なう別の問題は、ショットキー・ダイオー
ドの絶縁層による不活性化が不適切になることである。
一般的にショットキー・ダイオードは、半導体材料の軽
くドープした区域の隣に金属層をデポジットすることに
よって形成される。半導体材料の上にデポジットされる
金属の種類が、ショットキー・ダイオードの障壁の高さ
を決定する。珪化白金（PtSi）は典型的な接点金属であ
るアルミニウムよりも、ショットキー・ダイオードの特
性が高い。障壁が高いショットキー・ダイオードを製造
しようとする時、この為、障壁の低い金属が、障壁の高
い金属のショットキー接点パッドを迂回しない様にする
ことが重要である。もしそうなると、障壁の低いショッ
トキー・ダイオードがダイオード接合の動作特性を左右
する。
従来の方法では、白金、イリジウム又はパラジウムの
様な障壁の高い第１の金属をショットキー・ダイオード
接点にデポジットする。白金を使う場合、接点の上に珪
化白金（PtSi）が形成される。第２の金属をデポジット
する前に、この後金属に先立つ清浄化浸漬を行なう。こ
の浸漬が、第１の金属パッドを取囲む酸化物をエッチ
し、その下にある半導体を露出する。アルミニウム又は
チタン／タングステン複合体（Ti−Ｗ）の様な第２の金
属を装置に対するリード線として使い、ダイオード接点
を埋める時、第２の金属は酸化物がエッチされた所で半
導体と接触し得る。
アルミニウム及びTi−ＷはPtSiよりも障壁が一層低い
ダイオード特性を持っている。これらと半導体の間の接
点が、障壁の低いダイオードを作り、それが障壁の高い
PtSiダイオードを左右し、又は「短絡」する。障壁の高
ショットキー・ダイオードが短絡される惧れにより、完
成されたスライスの品質制御が悪くなる。
集積回路のエミッタの寸法が減少することに伴なう別
の問題は、エミッタ・コレクタ間の短絡である。半導体
装置の各々の能動領域とのオーミック接点を設ける為
に、強くドープした材料の接点領域が設けられる。然
し、空間電荷領域が正しく形成される為には、エミッタ
はそれ程強くドープされていない能動領域をも持つ必要
がある。エミッタ全体の寸法を縮小するにつれて、エミ
ッタ及びエミッタ接点領域に見られる相異なるドーパン
ト濃度を分離する上で問題が生じ、この為強くドープさ
れたエミッタ接点領域がベースを介してコレクタ領域に
スパイク状に突出することがある。この様な高い濃度の
ドーパントが導電度を高めるから、エミッタ・コレクタ
間接合が短絡される。
上に述べた問題がある為、寸法が小さいが、品質管理
を高めたショットキー・トランジスタ論理アレーを製造
する方法を開発する必要が生じた。ショットキー・トラ
ンジスタ論理アレーを顧客によるプログラミングを待っ
て、絶縁層で被覆することにより不活性化した状態で保
管することが出来る様な方法を設ける必要もある。
問題点を解決する為の手段及び作用 本発明の一面では、半導体材料の区域の上に導電層を
形成することにより、ショットキー・ダイオードが製造
される。次に導電層を誘電体層で覆い、この領域を不活
性化する。プログラミングが行なわれた時、経路をあけ
て、導電層の中心区域に接触させ、この時導電層の縁を
避ける。その後、ショットキー・ダイオードに接点を設
ける為に、経路内に導電性のリード線をデポジットす
る。
本発明の別の一面では、高度に小形化して絶縁層によ
り不活性化したマスタ・スライスに存在する経路の整合
の問題を実質的になくした又はその影響を少なくする様
な、半導体装置に対するポリシリコン端子を製造する。
半導体層の上に絶縁層を形成し、絶縁層に隣接して半導
体層内に半導体接点領域を形成する。次に絶縁層を通っ
て接点領域に達する開口部をあける。次にポリシリコン
本体を形成して、開口部の中に入り込ませ、接点領域と
接触させる。接点領域に対する比較的導電性の通路を設
ける為に、ポリシリコン本体は前もって又は後でドープ
することが出来る。ドープされたポリシリコン本体がド
ーパントの源として作用し、半導体装置の別の構成成分
を作るのに役立つ。
本発明並びにその利点が更によく理解される様に、次
に図面について説明する。
実 施 例 第１図には普通の方法によって製造された軽くドープ
されたＰ−形基板10が示されている。Ｐ−形基板は10乃
至15オーム／スクエアの抵抗率を持つことが好ましい。
二酸化シリコンの2,500乃至5,000Åの層（以下「酸化
物」と呼ぶが、図面に示してない）を成長させ、埋込み
コレクタ領域12及びドープ領域14に対して酸化物のパタ
ーンを定める。2,500Åの酸化物をパターンを定めた区
域でプラズマ・エッチにかけ、アンチモンの様なＮ−形
ドーパントをコレクタ領域12及びドープ領域14に打込
む。その後、構造を酸素雰囲気内で25分間、1,250℃で
アニールするこのアニール工程によりアンチモンが活性
化され、区域12及び14がＮ＋形ドープ領域に変わる。ア
ンチモンのアニールの間、強くドープされた領域12及び
14は軽くドープされた基板領域10よりも酸化が一層早
く、従って、領域12及び14には、浅いくぼみが残る。
次に酸化物をウェット方式によって剥がし、基板10の
500Åを塩化水素を用いて蒸気エッチングにかけ、綺麗
な面16を作る。その後、面16の上に、１マイクロメータ
（100,000Å）の0.3オーム／スクスアのＮ−形エピタキ
シャル・シリコン層18を成長させる。層18は、領域12及
び14に出来た浅いくぼみと全体的に対応するくぼみを持
つ。次に、厚さが600乃至1,100Åの酸化物層20を900℃
における蒸気処理によって成長させる。低圧化学反応気
相成長（LPCVD）方法により、酸化物層20の上に窒化物
（Si3N4）層22をデポジットする。
従来の方法のこの時までに、Ｐ＋形チャンネル・スト
ッパの打込みが既に行なわれている。こういうチャンネ
ル・ストッパは、寄生的な金属酸化物半導体電界効果ト
ランジスタが形成されない様にする為に、Ｎ＋形区域12
及び14の間に打込むのが普通である。この発明では、こ
ういうＰ＋形チャンネル・ストッパが後の工程で打込ま
れる。
次に第２図について説明すると、基板の区域12及び14
の上の半導体装置領域24及び26を保存する為に、エピタ
キシャル層18のパターンを定める。この後、プラズマ・
エッチを行ない、窒化物層22の約1,100Å、酸化物層20
の約1,100Å及びエピタキシャル層18の約3,850Åに切込
む。このエッチにより、盛上がった能動装置用のエピタ
キシャル領域24及び26が限定され且つ分離される。
第３図について説明すると、残っている窒化物層22に
よって覆われていない全ての区域で厚さ約7,000Åの酸
化物層28を成長させる（窒化物層の上には酸化物が成長
しない）。装置領域24及び26を酸化物で完全に隔離する
為に、一層厚手の酸化物層28を基板10に達するまで成長
させてもよい。窒化物層22が厚いフィールド酸化物層28
から装置領域24及び26をマスクする。この後、窒化物層
22を取去り、酸化物層20を能動装置領域24及び26からウ
ェット方式によって剥がす。酸化物層20を取去るのは、
鳥のくちばし形の部分30で示す様に、方法のそれまでの
工程によってそれに強い応力がかっていて、適正な品質
管理の為には取替える必要があるからである。従って、
能動装置領域24及び26の上に厚さ約600Åの酸化物層32
を再び成長させる。
第４図について説明すると、厚いフォトレジスト打込
みマスク（図面に示してない）を用いてＰ形ベース領域
34のパターンを定め、酸化物層32を介して硼素を打込
む。その後、Ｐ形ベース用フォトレジスト・マスクを取
去る。次に、別の厚手のフォトレジストを用いてＰ形抵
抗36のパターンを定め、やはり硼素を打込む。２つの相
異なるパターン及び打込みを使うのは、Ｐ形抵抗36が、
Ｐ形ベース領域34よりも硼素濃度の一層低くしてドープ
するからである。その後、フォトレジスト・マスクを剥
がす。ベース領域34は、それが能動装置領域24の一部分
しか占めない様なパターンにする。打込む硼素ドーパン
トのエネルギは、Ｐ形ベース領域34がコレクタ領域12か
ら隔たり、Ｐ形抵抗領域36が抵抗タンク領域14から隔た
る様にする。
次に第５図について説明すると、好ましい順序の次の
工程はＰ＋形チャンネル・ストッパ38のパターンを定め
ることである。
チャンネル・ストッパを形成する過程を、それ以前で
はなく、この時点で行なうのは、酸化物とエピタキシャ
ルの表面38における表面濃度の制御作用を一層良くし、
従って、装置の閾値電圧制御が一層良くなる様にする為
である。チャンネル・ストッパの形成をこの様な順序に
することにより、エピタキシャル・シリコン層18の成長
（第１図）より前にチャンネル・ストッパの打込みを行
なっていた場合に起こる様な、硼素の横方向の拡散が防
止される。従来の方法では、エピタキシャル方法が非常
に高い温度を必要とする為に、この横方向の拡散が起こ
っている。高エネルギの打込みをマスクするのに十分な
レジスト・マスクを使う。これはこの工程で、酸化物パ
ッド区域28を介して硼素を高いエネルギで打込むからで
ある。その後、Ｐ＋形チャンネル・ストッパのフォトレ
ジスト・マスクを取去る。次に、深いＮ＋形コレクタ接
点40に対するマスクとして作用させる為、3,000Åのプ
ラズマ酸化物（図に示してない）をデポジットする。こ
の3,000Åの酸化物層のパターンを定め、その後3,600Å
の酸化物をプラズマ・エッチし、コレクタ接点40の上方
にある酸化物層32の輪郭を図示の様に変える。酸素及び
窒素の雰囲気内で、950℃で25分間、POCl3を拡散するこ
とにより、コレクタ接点40をドープする。コレクタ接点
40は、深いコレクタ領域12に対する導電通路が得られる
様に、そしてＰ形ベース領域34から隔たる様に形成され
る。この工程により、Ｐ＋形チャンネル・ストッパ領域
38、ベース領域34及び抵抗36にある打込み硼素が活性化
される。
第６図について説明すると、次に開口部42及び44のパ
ターンを定め、Ｐ形ベース領域34及びコレクタ接点領域
40まで達する様にプラズマ・エッチを行なう。約3,600
Åの酸化物32が除去される。
第７図で、厚さ約2,000Åの多結晶シリコン（或いは
業界で普通云われる「ポリ」）の層45が低圧化学反応気
相成長（LPCVD）によってテポジットされる。次に、エ
ミッタ及びコレクタのポリ端子46及び48のパターンを定
め、砒素を強く打込んで、それらをＮ−形にする。次に
層45をプラズマ・エッチにかけて、端子46及び48を限定
し、窒素雰囲気の中で、1,000℃で約20乃至30分アニー
ルする。ポリ層45は、そのパターンを定める前に、砒素
を打込んでアニールしてもよい。このアニールにより、
砒素がポリシリコン本体46及び48から、夫々Ｐ形ベース
領域34及びコレクタ接点領域40に拡散する。コレクタ接
点領域40に対する砒素の拡散が、領域40とポリ端子48の
間のオーミック接点を改善する。ポリ端子46からＰ形ベ
ース領域34への砒素の拡散が、Ｎ−形エミッタ領域50を
作る。
ポリ・エミッタ端子46及びエミッタ領域50がトラジス
タのエミッタを構成するが、エミッタの空間電荷領域は
Ｎ＋形エミッタ領域50に制限される。ポリ・エミッタ端
子46がエミッタ領域50と外側から良好なオーミック接点
を作る。ポリ端子46及び48は、夫々Ｎ＋形エミッタ領域
50及びＮ＋形コレクタ接点領域40よりも、外側に対して
一層大きな表面積47,49を持つ。マスタ・スライスを完
成して絶縁層により不活性化した後の顧客によるメタラ
イズの間、大きな面積47及び49は、論理アレーの機能を
不活性化する絶縁層（後で説明する）を介して「命中」
する一層大きな標的となり、メタライズの際の整合外れ
の問題を軽減する。
この方法の許容交差を更に良くする為に、ポリ端子46
及び48は酸化物層28の上に横方向に広げて、ウェーハの
不作動区域に及ぶ様にしてもよい。その場合、対応する
リード線86（第９図参照）をこういう不作動の区域でポ
リ端子46及び48と接触する様に整合させる。ポリの中の
スパイク状の突出又は整合外れの様な問題が起こって
も、領域24の装置は影響を受けない。
次にベースのＰ＋形領域52及び抵抗のＰ＋形領域54を
含めて、Ｐ＋形領域のパターンを定める。硼素を用いて
酸化物層32を介してこれらのＰ＋形領域に打込む。ベー
スのＰ＋形領域52及び抵抗のＰ＋形領域54がエピタキシ
ャル酸化物面39に隣接して形成される。ベースのＰ＋形
領域52がベース34に対する導電接点になる。これはコレ
クタ12、エミッタ領域50から隔たっていて、この実施例
では、コレクタ接点領域40から遠く離れている。抵抗の
Ｐ＋形領域54がＰ形抵抗36に対して良好なオーミック接
点となる。Ｐ＋形領域52及び54に硼素を打込んだ後、フ
ォトレジストを剥がし、この構造を窒素雰囲気内で約90
0℃でアニールする。この低温アニールにより、打込ん
だ硼素が活性化される。
次に第８図について説明すると、ショットキー／ベー
ス・開口部56とＰ＋形抵抗領域の開口部58のパターンを
定める。酸化物層32の一部分がエピタキシャル層18に達
するまで除去されて、ベース接点領域52上のある区域
と、能動装置領域24の打込みをしていない領域59上のあ
る区域の両方が露出する様に、開口部56のパターンを定
める。パターンを定めた後、酸化物層32に開口部56及び
開口部58をプラズマ・エッチングによって形成する。
次にウェーハの上に白金をデポジットし、開口部56及
び抵抗の開口部８内で露出しているシリコンをコーティ
ングすると共に、ポリ面47及び49をコーティングする。
その後、ウェーハを450℃乃至525℃の範囲の温度に加熱
して、ポリシリコン面47,49、及び領域52,54,59の露出
区域の上に、珪化白金（PtSi）層60,61,62を形成する。
PtSi層60が強くドープしたポリシリコン面47,49と良好
なオーミック接点を作る受。珪化白金は酸化物層32の上
に形成されず、この為、PtSi層60と開口部56内のPtSi層
62の間に空間が残る様に保証する。層32は、層60及び62
の厚さに較べて、層60及び62の間が接触しない様にする
位に深い。
PtSi層62がベースのＰ＋形領域と良好なオーミック接
点を作ると同時に、Ｎ−形エピタキシャル領域59に対し
てショットキー・ダイオードを作る。このショットキー
・ダイオードは、トランジスタの動作中、このトランジ
スタが著しく飽和状態にならない様に、ベースをクラン
プする。PtSi層61がＰ＋形抵抗領域54と良好なオーミッ
ク接点を形成する。この代りに、層60乃至62は珪化パラ
ジウム又はイリジウムで形成してもよい。
障壁の低いショットキー論理ダイオード（後で説明す
る）を別とすると、この段階で論理アレーが完成する。
論理アレーは複数個のショットキー・トランジスタ63と
同じ数の複数個の抵抗36を含む。抵抗36とそのＰ＋形領
域54は、チョットキー・トランジスタ63だけを製造する
方法に１つの工程を追加するだけ、即ちＰ−形抵抗領域
36を形成するだけで製造されている。
第９図には、この発明の基本的な方法の最後の工程が
示されている。論理アレーの不活性化の為、即ち、装置
の汚染を防止する為に、構造全体の上に厚さ約6,000Å
の酸化物層64がデポジットされる。デポジットされた酸
化物層64は、ドープしていないのとドープしたのとのデ
ポジット酸化物の二重層か、酸化物と窒化物の二重層か
又はドープされていない酸化物、ドープした酸化物及び
窒化物の三重層に置換えてもよい。
論理アレーを不活性化する為の絶縁層64をデポジット
した後、マスタ・スライスは、顧客の条件に従ってメタ
ライズするまで、保管することが出来る。顧客がROMを
プログラムするには、層64を介して、その下にある装置
36,43に対して選択的に経路をあける。この為、層64
は、顧客の特定の方法で使われない装置の上にリード線
を通す別の融通性を持たせる。層64は、漂遊静電容量の
様な寄生的な効果を防止する位の厚さがある。
第９図は、装置の能動領域に対するアクセスの為に、
経路66乃至72をあける様子を示している。絶縁層64のパ
ターンを定めてブラズマ・エッチングにかけることによ
り、こういう経路が作られる。ポリ・エミッタ端子46の
場合、経路66は、それが層の周縁78から十分隔たった、
PtSi層60上の区域76を露出する様なパターンにする。こ
れによって、この後でデポジットする金属のリード線に
より、金属が途中までエッチされた酸化物層32の周縁区
域を通ってエピタキシャル領域24までスパイク状に突出
することが防止される。同様に、コレクタ端子48の金属
接点層60に対する経路70は、金属接点60の周縁84から十
分隔たった、金属接点60上の区域82が形成される様にパ
ターンを定める。
ベース領域34、Ｐ＋形領域52及びコレクタ接点領域40
から離れた、能動装置領域24内の点にある軽くドープし
た領域に対して接点をつける為の２つの経路71が示され
ている。こういう領域は、一旦経路71に金属がデポジッ
トされた時、障壁の低いショットキー論理ダイオード74
を形成する。解り易くする為に、２つの論理ダイオード
74しか示してないが、５乃至８個までの論理ダイオード
を製造することが出来る。追加の論理ダイオード74を設
ける度に、能動装置領域24及びコレクタ12の水平方向の
範囲を広げる。２つの経路72があけられて、PtSi抵抗接
点61に対するアクセスをする。
ベース／ショットキー用経路68を作る方法が、第10図
に更によく示されている。経路68は、それが前の開口部
56（第８図）より一層小さくなる様に、論理アレーを不
活性化する為の絶縁層64内に形成される。従って、経路
68はショットキー／ベースPtSi接点層62上で、接点層の
周縁92から隔たった区域90を限定する。従って、経路68
の寸法は、PtSi接点62を「埋込み」、アルミニウムのリ
ード線86又はTi−Ｗ層85（一部分を示す）の様な障壁が
一層低いダイオード金属が、経路68内にデポジットされ
た時、接点62から外れることがない様にする。前に述べ
た様に、Ｎ−形エピタキシャル層24と障壁の低い金属の
間に作られた接点は、PtSi接点62と領域24によって形成
された障壁の高いダイオードを短絡する傾向がある。
層64内に経路66乃至72が形成された後、チタン／タン
グステン複合体（Ti−Ｗ）の層をウェーハの上にデポジ
ットし、経路66乃至72を介して、トランジスタ63、抵抗
36及び論理ダイオード74に対する接点をつける。Ti−Ｗ
のデポジッションの後、典型的には98％のAl−２％のCu
で構成された第１レベルの金属の別の層を設ける。その
後、Ti−Ｗ層及びAl−Cu層のパターンを定め、普通のプ
ラズマ方法を用いてエッチングし、経路66乃至72内に入
り込むTi−Ｗ層85及びAl−Cuリード線86を残す。経路71
内でTi−Ｗ層85がＮ−形エピタキシャル材料と接触する
ことにより、複数個の障壁の低いショットキー論理ダイ
オード74が形成される。障壁の低いダイオード74（２つ
しか示してないが、典型的にはトランジスタ１個当たり
更に多くの、典型的には５個のダイオードがある）を使
って、ショットキー・トランジスタ論理回路（STL）の
論理機能を行なわせる。普通の多重レベル方法を用い
て、残りのメタライズ・レベルを完成する。
第11図は第１図乃至第10図に示すようにして作られた
ショットキー論理アレー装置を示す。これまでと同様な
部分には同じ参照数字を用いている。トランジスタ63が
ベース34、コレクタ12及びエミッタ50を持っている。エ
ミッタ50がエミッタ端子124に接続される。障壁の高いP
tSiショットキー・ダイオード59はベース34とコレクタ1
2の間に接続され、トランジスタ63が著しい飽和状態に
入らない様にする。複数個の障壁の低いTi−Ｗショット
キー論理ダイオード74（２つ示してある）がコレクタ12
と論理端子126,128の間に接続されている。抵抗36がベ
ース34とベース端子130の間に接続され、抵抗132がコレ
クタ12とコレクタ端子134の間に接続されている。
第12図乃至第14図は、第１図乃至第10図に示した基本
的な方法を変更して、この方法の間に、チップ上のポリ
シリコンROMダイオード95を製造することが出来ること
を示している。第12図について説明すると、ポリシリコ
ン層45（第７図）がデポジットされるのと同時に、厚手
のフィールド酸化物層28の別の領域の上に多結晶シイコ
ン層100がデポジットされる。次に、酸化物層102をデポ
ジットして、ROMダイオード95の将来陽極104となる部分
を覆う。層102のパターンを定めて、陽極104をこの後の
陽極／エミッタの打込みからマスクする。ポリシリコン
本体46,48に砒素を打込む時に、ROMダイオード95の陰極
領域108にも砒素を打込み、陰極をＮ形にする。陰極領
域108が陽極領域104に隣接している。
次にフォトレジスト・マスク110（破線で示す）を配
置して、陽極108を覆う。次に、陽極104をＰ形にする為
に、絶縁層102を介して砒素の打込みを行なう。
１実施例では、陽極104に対する硼素の打込みがＰ＋
形接点領域52乃至54（第７図）に対する硼素の打込みと
組合される。硼素の打込みエネルギは、それが酸化物層
32を通り抜けるが、ポリシリコン・エミッタ46の一部分
51と、ポリ・エミッタ部分51の下にある酸化物層32の一
部分33の両方を通り抜けるには不十分である様に調節さ
れる。このセルフアライン・プロセスにより、他の場合
に必要なマスク及び打込み工程が省かれる。
第12図について説明すると、ポリシリコン本体46,48
をアニールするのと同時に、同じ条件のもとで、ROMダ
イオード95をアニールする。これによって絶縁層102の
下にある陰極108から陽極104に砒素イオンが拡散され、
酸化物層102によって覆われた区域にPN接合112を確立す
る。別の実施例では、前に述べた領域52,54,104に対す
る前述の１工程の硼素の打込みは、このアニールの後に
行なうことができ、こうすればＰ＋形ベース領域52（第
７図）からエピタキシャル領域24のドーパントの拡散が
減少する。これがショットキー・トランジスタ63の静電
容量を下げ、そのコレクタ・ベース間絶縁降伏特性を高
める。
第13図について説明すると、酸化物層102をマスクし
て、陽極104の接触面114を露出し、酸化物層102の対応
する部分を除去する。その後、PtSi（又はその他の金属
シリサイド）層116,118を陽極面114及び陰極108の上に
デポジットする。これは、ポリシリコン本体46,48の上
及びベース／ショットキー・開口部56（第８図）にPtSi
又はその他の金属シリサイド層をデポジットするのと同
時に行なう。
第14図では、完成されたROMダイオード95が、ショッ
トキー・トランジスタ63と共に、論理アレーを不活性化
する為の絶縁層64によって覆われる。この後、複数個の
ROMダイオード95及び複数個のショットキー・トランジ
スタ63（第９図）を含むマスタ・スライスは、顧客のメ
タライズを待って保管することが出来る。マスタ・スラ
イスをプログラムしたい時、“1"ビットを取出す場合
は、PtSi層116にROMダイオード・経路122をあけ、Ti−
Ｗ又はアルミニウムの様な金属を経路にデポジットす
る。経路122にデポジットされた金属がビット線として
作用し得る。この場合、PtSi層118がワード線として作
用する。
要約すれば、小さな（〜１μｍ）エミッタ寸法に、従
って全般的にこじんまりした集積回路に使うことが出
来、それと同時に論理アレーが絶縁層により不活性化さ
れた状態にマスタ・スライスを保管することが出来る様
にする論理アレー方法を説明した。特に、メタライズ前
の保管が出来る様な、ポリ・エミッタ、ポリコレクタ接
点端子及び埋込みショットキー・ダイオードを製造する
方法を説明した。この発明の方法を、ショットキー・ト
ランジスタ、抵抗、論理ダイオード及びROMダイオード
を全て同じウェーハ上に含むショットキー・トランジス
タ論理（STL）アレーを製造する場合について説明した
が、この発明を集積回路の他の部品を製造する為に使う
ことが出来る。この発明の図示の実施例を詳しく説明し
たが、特許請求の範囲の範囲によって定められたこの発
明の範囲内で、この実施例に種々の変更を加えることが
出来ることを承知されたい。
以上の説明に関連して更に下記の項を開示する。
（１） 半導体層内に形成された装置に対する端子を作
る方法に於て、前記半導体層の上に絶縁層を形成し、該
絶縁層に隣接して前記半導体層内に半導体領域を形成
し、前記絶縁層に前記領域まで達する開口部をあけ、前
記開口部に入り込んで、前記半導体層上の第１の区域内
の領域と接触するポリシリコン本体を形成し、該ポリシ
リコン本体は前記第１の区域よりも一層大きな向い合っ
た外側の区域を持ち、前記ポリシリコン本体をドープし
て外部から前記領域までの比較的導電性のある通路を設
け、前記外側の区域が導電性のリード線と整合させる為
の比較的拡大した区域となる工程を含む方法。
（２） 第（１）項に記載した方法に於て、更に、前記
半導体領域から離れた不作動区域まで前記ポリシリコン
本体を横方向に伸ばし、前記不作動区域の上でポリシリ
コン本体に接続する様に導電性リード線を位置ぎめする
工程を含む方法。
（３） 第（１）項に記載した方法に於て、前記ポリシ
リコン本体がドーパントを含み、更に、前記半導体領域
を形成する為に、前記本体からのドーパントを前記半導
体層を拡散させるのに十分な温度で、ドープされたポリ
シリコン本体をアニールする工程を含む方法。
（４） 第（３）項に記載した方法に於て、前記半導体
層が第１の導電型であり、ドープされたポリシリコン本
体が第２の導電型であり、前記半導体層をアニールする
工程が、前記半導体層内に第２の導電型を持つ領域を作
る方法。
（５） 第（４）項に記載した方法に於て、前記半導体
装置がトランジスタであり、前記半導体層がベースであ
り、前記第２の導電型を持つ半導体領域及び前記ポリシ
リコン本体がエミッタを構成している方法。
（６） 第（１）項に記載した方法に於て、ドーパント
が砒素である方法。
（７） ショットキー・トランジスタを作る方法に於
て、第１の導電型を持つコレクタ領域を有する半導体基
板を用意し、前記コレクタ領域の上に第１の導電型を持
つ半導体層を形成し、該半導体層は外面並びに該外面の
近くに前記コレクタ領域と整合したベース領域を持って
おり、前記半導体層の上に第１の絶縁層を形成し、前記
ベース領域を第２の導電型になる様にドープし、コレク
タ接点を前記第１の導電型になる様に著しくドープし、
該コレクタ接点領域は前記半導体層の一部分であって、
コレクタ領域から第１の絶縁層まで伸びており、該コレ
クタ接点領域が前記ベース領域から隔たっており、前記
第１の絶縁層を通って前記半導体層に達する第１及び第
２の開口部を外側からあけ、第１の開口部は前記ベース
領域の上に形成された第１の区域を露出し、前記第２の
開口部は前記コレクタ接点領域の上に形成された第の区
域を露出し、第１及び第２のポリシリコン本体を形成
し、該第１の本体は前記第１の開口部に入り込んで前記
第１の区域と接触し、前記第２の本体は前記第２の開口
部に入り込んで前記第２の区域と接触し、前記ポリシリ
コン本体を第１の導電型になる様なドーパントで著しく
ドープし、ドーパントが第１のポリシリコン本体から第
１の区域へ拡散する様に、前記第１のポリシリコン本体
及び前記ベース領域をアニールし、該拡散により前記第
１の区域に隣接したベース領域内に第１の導電型を持つ
エミッタ領域が作られ、第２のベース領域を第２の導電
型になる様に著しくドープし、該第２のベース領域は前
記半導体層の内、前記ベース領域及び第１の絶縁層に隣
接する一部分であって、コレクタ及びコレクタ接点領域
から隔たっており、前記第１の絶縁層に第３の開口部を
あけて前記半導体層の第３の区域を露出し、該第３の区
域は第２のベース領域の一部分及び該第２のベース領域
に隣接するショットキー・ダイオード領域に接し、該シ
ョットキー・ダイオード領域は前記半導体層の内、前記
第１の導電型を持つ一部分で構成され、前記第３の区域
がベース及びコレクタ接点領域から隔たっており、前記
第３の区域にわたって前記ポリシリコン本体の上に別々
の導電層を形成し、該導電層は縁及び中心区域を持ち、
該導電層及び前記第１の絶縁層の隣接区域の上に第２の
絶縁層を形成して前記第３の開口部を埋め、前記第２の
絶縁層に前記導電層の中心区域に達する経路をあけ、前
記導電層の縁は露出せず、前記経路の中に導電性リード
線を形成してベース、エミッタ、コレクタ及びショット
キー・ダイオードの接続部を設ける工程を含む方法。
（８） 第（７）項に記載した方法に於て、ポリシリコ
ン・ダイオードをも形成し、更に、第１及び第２のポリ
シリコン本体を形成する工程の間、前記第１の絶縁層の
上にポリシリコン層を形成し、前記ポリシリコン本体を
ドープする工程より前に、第１のダイオード絶縁層を形
成してポリシリコン層の第１の部分を覆い、該第１の絶
縁層は、ポリシリコン層を介しての打込みにより、前記
第１の部分がドープされるのを防止する位に厚手であ
り、前記ポリシリコン本体を第１の導電型になる様にド
ープする工程の間、前記第１の部分に隣接したポリシリ
コン層の第２の部分をドーパントを用いてドープし、前
記ポリシリコン層の前記第１の部分を第２の導電型にな
る様にドープし、前記ポリシリコン本体をアニールする
工程の間、前記ポリシリコン層をアニールし、該アニー
ルによって第２の部分のドーパントが、基板と第１のダ
イオード絶縁層の間にある第１の部分に拡散してダイオ
ード接合を形成し、前記第３の開口部をあける工程の
間、前記ダイオード絶縁層の一部分を除去することによ
って、前記第１の部分のある領域を露出し、該領域はダ
イオード接合から隔たっており、前記ポリシリコン本体
の上に導電層を形成する工程の間、前記第１の部分の領
域及び第２の部分の上に別々の導電層を形成し、前記第
２の絶縁層を形成する工程の間、第３の絶縁層を形成し
て前記導電層及びダイオード絶縁層を覆い、前記中心区
域に達する経路を形成する工程の間、前記第３の絶縁層
に、前記第１の部分上の導電層に達するダイオード用経
路をあけ、前記経路内にリード線を形成する工程の間、
前記ダイオード用経路内に導電性リード線を形成する工
程を含む方法。
（９） 第（８）項に記載した方法に於て、前記ポリシ
リコン層の第１の部分をドープする工程が、前記第２の
ベース領域をドープする工程と同時に行なわれる方法。
（10） 第（８）項に記載した方法に於て、ポリシリコ
ン・ダイオードが固定メモリ・ダイオードであり、前記
ダイオード用経路内の第２の導電材料がビット線に接続
され、前記第２の部分上の導電層がワード線に接続され
る方法。
（11） 第（７）項に記載した方法に於て、前記ベース
領域をドープする工程が、前記絶縁層を介して第２の面
にドーパントを打込むことによって行なわれる方法。
（12） 第（７）項に記載した方法に於て、前記コレク
タ接点領域をドープする工程が、前記絶縁層を介して半
導体層にドーパントを打込むことによって行なわれる方
法。
（13） 第（７）項に記載した方法に於て、更に、前記
半導体層をドープして第２の導電型を持つチャンネル・
ストッパを形成し、該チャンネル・ストッパは基板から
第１の絶縁層まで伸びていると共に、コレクタ、ベース
及びコレクタ接点領域から隔たっており、該チャンネル
・ストッパが寄生電界効果トランジスタの動作を防止す
る様に作用する工程を含む方法。
（14） 第（７）項に記載した方法に於て、前記ショッ
トキー・トランジスタと同じウェーハに同時に抵抗を作
り、この為、更に、前記半導体層の抵抗領域を第２の導
電型になる様にドープし、該抵抗領域は前記第１の絶縁
層に隣接していて複数個の端を持ち、複数個の第２の抵
抗領域を第２の導電型になる様に著しくドープし、第２
の抵抗領域は前記抵抗領域の各々の端に隣接しており、
前記第２の抵抗領域は前記第１の絶縁層に隣接している
と共にベース、第２のベース、ショットキー・ダイオー
ド、コレクタ及びコレクタ接点領域から横方向に隔たっ
ており、前記第２の抵抗領域は前記第２のベース領域を
ドープする工程の間にドープされ、前記第３の開口部を
形成する工程の間、前記絶縁層に各々の第２の抵抗接点
領域に達する抵抗接点用開口部を開け、前記導電層を形
成する工程の間、各々の第２の抵抗領域の上に抵抗接点
用導電層を形成し、前記導電性リード線を形成する工程
の間、前記抵抗接点用開口部内に導電性抵抗用リード線
を形成する工程を含む方法。
（15） 第（７）項に記載した方法に於て、更に、前記
第２の絶縁層に経路をあける工程の間、前記第２の絶縁
層に複数個の論理ダイオード用経路をあけ、該論理ダイ
オード用経路は前記半導体層の内、ベース、第２のベー
ス、コレクタ、コレクタ接点及びショットキー・ダイオ
ード領域から離れた部分を露出し、前記経路内に導電性
リード線を形成する工程の間、前記論理ダイオード用経
路内に導電性リード線を形成し、該論理ダイオード用経
路内の導電性リード線が半導体層と接触して障壁の低い
ショットキー論理ダイオードを形成する工程を含む方
法。
（16） 第（７）項に記載した方法に於て、前記経路内
に導電性リード線を形成する工程が、前記経路内にチタ
ン・タングステン複合体層をデポジットし、アルミニウ
ムを含む合金を前記チタン・タングステン複合体層の上
にデポジットすることを含む方法。
（17） 半導体装置のアレーを作る方法に於て、半導体
層を用意し、該半導体層の上に絶縁層を形成し、該半導
体層をドープして複数個の能動領域及び接点領域を形成
し、前記絶縁層に各々の能動領域及び接点領域に達する
窓をあけ、該窓が前記能動領域及び接点領域上の第１の
区域を限定し、各々の窓をポリシリコン本体で埋め、各
々のポリシリコン本体は夫々の第１の区域と向い合っ
て、それより一層大きな外側区域を持っており、前記ポ
リシリコン本体をドープして能動領域及び接点領域に達
する導電通路を作り、各々のポリシリコン本体を覆う別
々の導電層を形成し、夫々の導電区域は周縁及び中心区
域に持っており、前記導電層を第２の絶縁層で覆って、
半導体装置のプログラムされていないアレーを完成し、
該プログラムされていないアレーを保管し、その後前記
導電層に達する経路を選択的にあけ、該経路内に導電性
リード線を形成することによって、前記プログラムされ
ていないアレーをプログラムする工程を含む方法。
（18） 第（17）項に記載した方法に於て、前記半導体
装置が夫々ベース、エミッタ及びコレクタを持つショッ
トキー・トランジスタであり、前記能動領域及び接点領
域が各々のショットキー・トランジスタに対して、ベー
ス領域内に形成されたエミッタ領域及びコレクタ接点領
域を含んでおり、前記ポリシリコン本体がエミッタ及び
コレクタ接点用のドープされたポリシリコン本体を含ん
でおり、更に、各々のエミッタ用ポリシリコン本体をア
ニールしてドーパントを対応するエミッタ領域に拡散さ
せ、前記半導体層を著しくドープして複数個のベース接
点領域を形成し、各々のベース接点領域はベース領域及
び前記絶縁層に隣接しており、各々のベース接点領域は
対応するコレクタ及びコレクタ接点領域から隔たってお
り、前記絶縁層に複数個のショットキー・ダイオード用
窓をあけ、複数個のショットキー・ダイオード領域が夫
夫半導体層内で対応するショットキー・ダイオード用窓
及び対応するベース接点領域に隣接して配置されてお
り、各々のショットキー・ダイオード領域が対応するコ
レクタ及びコレクタ接点領域から隔たっており、各々の
ショットキー・ダイオード用窓が前記半導体層の内、ベ
ース接点及びショットキー・ダイオード領域上にある第
２の区域を露出し、各々の第３の区域を覆う様に別々の
ベース／ショットキー導電層を形成し、該導電層は夫夫
周縁及び中心区域を持ち、前記ベース／ショットキー導
電層及びその周囲の区域を第２の絶縁層で覆い、その
後、アレーを保管する工程の後に、特定の条件に合う様
に、プログラムされていない論理アレーをプログラム
し、該プログラムする工程は、前記絶縁及び不活性化層
に、ベース／ショットキー導電層の中心区域に達する
が、ベース／ショットキー導電層の周縁を露出しない様
な経路を選択的にあけ、該経路内に導電性リード線を形
成してアレーを電気的に接続する工程を含んでいる方
法。
（19） 半導体装置に対する端子に於て、半導体層と、
該半導体層上に形成された第１の絶縁層と、該第１の絶
縁層に隣接して前記半導体層内に形成された領域と、前
記第１の絶縁層を通り抜けて前記領域の第１の区域を露
出する開口部と、該開口部を埋めるポリシリコン本体
と、前記第１の区域と向い合っていてそれよりも大きな
前記ポリシリコン本体の外側の第２の区域と、前記第２
の区域の上に形成されていて周縁を持つ導電層と該導電
層及び前記第１の絶縁層の上に形成された第２の絶縁層
と、前記周縁から隔たる前記導電層の第３の区域とに達
する様に前記第２の絶縁層にあけられた経路と、該経路
内に形成されて前記第３の区域に接触する導電性リード
線とを有し、前記導電層が、前記導電層に対する経路を
あける際の整合の問題を軽減する位に大きい端子。
（20） 第（19）項に記載した端子に於て、前記ポリシ
リコン本体がドーパント拡散源であり、前記本体をアニ
ールしてドーパントを前記領域に拡散した端子。
（21） 第（19）項に記載した端子に於て、前記半導体
装置がバイポーラ・トランジスタであり、前記接点領域
がエミッタである端子。
【図面の簡単な説明】
第１図乃至第９図は本発明の製造方法の順次の行程を示
す基板の簡略側面断面図、第10図は第９図の詳細断面図
で、本発明の埋込みショットキー・ダイオードの構造を
示す。第11図は第１図乃至第10図に示す工程によって製
造された装置の回路図、第12図乃至第14図は、第１図乃
至第８図に示した基板と全体的に同じ製造の場にある基
板の簡略側面断面図で、ROMダイオードを製造する方法
の順次の工程を示す。 主な符号の説明 12:コレクタ領域 24:エピタキシャル領域 32:酸化物層 34:ベース領域 42:開口部 45:ポリシリコン層 46:端子 50:エミッタ領域 64:論理アレーを不活性化する為の絶縁層 66,71:経路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/082 27/118 29/73 Ｈ０１Ｌ 27/08 １０１ Ｌ 21/82 Ｍ (56)参考文献 特開 昭55−63821（ＪＰ，Ａ) 特開 昭59−112655（ＪＰ，Ａ) 特開 昭60−214563（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】半導体層内に形成された装置に対する端子
    を作る方法に於て， 前記半導体層の上に第１の絶縁層を形成し， 前記半導体層の表面の第１の領域に達するように前記第
    １の絶縁層に開口部を形成し， 前記開口部へ入り込んで前記第１の領域へ接触するよう
    にポリシリコン層を形成し， 前記ポリシリコン層をパターンニングして，外部の区域
    を規定し， 前記外部の区域から前記ポリシリコン層をドープして，
    前記外部の区域から前記第１の領域までの間に導電性の
    ある通路を設けるとともに前記第１の領域内に半導体領
    域を形成し， 前記ポリシリコン層をエッチして，前記外部の領域を含
    むポリシリコン本体を形成し， 前記第１の絶縁層及び前記ポリシリコン本体の上へそれ
    らと接触するように第２の絶縁層を形成し， 前記第２の絶縁層を通過して前記外部の区域においてそ
    の周縁部から隔たった部分まで達する少なくとも１つの
    第１の経路と前記第１と第２の絶縁層を通過して前記半
    導体層まで達する少なくとも１つの第２の経路とを１度
    のステップで形成し， 前記ポリシリコン本体と接続するように前記少なくとも
    １つの第１の経路内に導電性のリード形成し，前記半導
    体層と接続するように前記少なくとも１つの第２の経路
    内に前記導電性リードを形成する， ことを特徴とする前記半導体層内に形成された装置に対
    する端子を作る方法。
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