KR100230594B1 - 반도체 소자의 금속 배선 형성방법 - Google Patents
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Abstract
본 발명은 게이트 전극과, 접합 영영 중 한 영역이 콘택되는 구조를 갖는 반도체 소자의 금속 배선 형성방법이 개시된다.
본 발명은, 게이트 전극과, 게이트 전극 측벽에 형성되는 스페이서 및 소오스, 드레인 영역이 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판상의 결과물이 매립되도록 제 1 절연막을 형성하는 단계; 상기 제 1 절연막을 상기 게이트 전극 상부면이 노출되도록 제 1 절연막을 제거하는 단계; 상기 제 1 절연막 상부에 제 2 절연막을 형성하는 단계; 상기 게이트 적극 상부 및 상기 소오스, 드레인 영역중 어느 한 영역이 노출되도록 제 2 및 제 1 절연막을 식각하는 단계; 및 노출된 게이트 전극 상부 및 상기 소오스, 드레인 영역 중 어느 한 영역과 콘택되도록 제 2 절연막 상부에 금속 배선을 형성하는 단계를 포함하며, 상기 제 2 및 제 1 절연막의 식각 단계에서, 상기 스페이서가 제거되는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 보다 구체적으로는, 게이트와 소오스, 또는 드레인 영역이 동시에 콘택되는 반도체 소자의 금속 배선 형성방법에 관한 것이다.
종래의 게이트 전극과 소오스 또는 드레인 전극이 콘택된 구조를 갖는 모스트랜지스터의 제조방법은, 도1에 도시된 바와 같이, 반도체 기판(1) 상부에 게이트 산화막(2)과 폴리실리콘막이 순차적으로 적층된 다음, 소정 부분 패터닝되어, 게이트 전극(3)이 형성된다. 이어서, 게이트 전극(3) 양측의 반도체 기판(1)에 저농도 불순물이 이온 주입되어, 저농도 불순물 영역(4)이 형성된 다음, 게이트 전극(3) 양측벽에 공지의 방식에 따라 절연막 스페이서(5)가 형성된다. 이어서, 스페이서(5) 양측의 반도체 기판(1)에 고농도 불순물이 이온 주입되어, 고농도 불순물 영역(6)이 형성되어, 접합 영역이 형성된다.
그후, 결과물 상부에 층간 절연막(7)이 형성된 다음, 접합 영역 중 어느 한 영역 및 게이트 전극(3)이 소정 부분이 노출되도록 층간 절연막(7)이 식각된다. 그후, 노출된 게이트 전극(3)과 접합 영역(4,6)과 콘택되도록 금속 배선(8)이 형성된다.
도2는 상기와 같은 방식에 의하여 금속 배선이 형성된 평면으로서, 게이트 전극(3)과 접합 영역(도시되지 않음)은 금속 배선(8)과 콘택되어 진다. 도면에서 미설명 부호 5는 게이트 측벽의 스페이서이고, 10은 콘택 부위를 나타낸다.
그러나, 상기와 같은 종래 기술에 의하면, 게이트 전극과 접합 영역의 노출시, 게이트 전극 양측벽에 스페이서 또한 동시에 노출된다. 이로 인하여, 스페이서가 금속 배선과의 접촉 면적을 소정 부분 차지하여, 접촉 저항을 증가시키게 되고, 충분한 설계 여유도를 확보하기 어려운 문제점이 발생하게 된다.
따라서, 본 발명은, 상기한 종래의 문제점을 해결하기 위한 것으로, 게이트 전극과 접합 영역을 콘택시키는 금속 배선 공정시, 해당 게이트 측벽에 존재하는 스페이서를 제거하여, 접촉 저항 및 충분한 설계 여유도를 확보할 수 있는 반도체 소자의 금속 배선 형성방법을 제공하는 것을 목적으로 한다.
도1은 종래의 반도체 소자의 금속 배선 형성방법을 설명하기 위한 단면도.
도2는 종래의 방식에 따라 금속 배선이 형성된 반도체 기판의 평면도.
도3a 내지 3d는 본 발명의 제 1 실시예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 각 제조 공정별 단면도.
도4는 본 발명의 제 1 실시예에 따라 금속 배선이 형성된 반도체 기판의 평면도.
도5a 내지 5d는 본 발명의 제 2 실시예에 따라 반도체 소자의 금속 배선 형성방법을 설명하기 위한 각 제조 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명
11,21 : 반도체 기판 12,22 : 게이트 산화막
13,23 : 게이트 전극 14,24 : 저농도 불순물 영역
15,25 : 스페이서 16,26 : 고농도 불순물 영역
17,28 : 제 1 절연막 18,29 : 제 2 절연막
19,30 : 콘택홀 20,31 : 금속 배선
27 : 금속 실리사이드막
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 게이트 전극과, 게이트 전극 측벽에 형성되는 스페이서 및 소오스, 드레인 영역이 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판상의 결과물이 매립되도록 제 1 절연막을 형성하는 단계; 상기 제 1 절연막을 상기 게이트 전극 상부면이 노출되도록 제 1 절연막을 제거하는 단계; 상기 제 1 절연막 상부에 제 2 절연막을 형성하는 단계; 상기 게이트 전극 상부 및 상기 소오스, 드레인 영역 중 어는 한 영역이 노출되도록 제 2 및 제 1 절연막을 식각하는 단계; 및 노출된 게이트 전극 상부 및 상기 소오스, 드레인 영역 중 어는 한 영역과 콘택되도록 제 2 절연막 상부에 금속 배선을 형성하는 단계를 포함하며, 상기 제 2 및 제 1 절연막의 식각 단계에서, 상기 스페이서가 제거되는 것을 특징으로 한다.
본 발명에 의하면, 게이트 전극과 접합 영역을 콘택시키는 금속 배선 공정시, 해당 게이트 측벽에 존재하는 스페이서를 제거하여, 접촉 저항 및 충분한 설계 여유도를 확보하여, 반도체 소자의 금속 배선 신뢰성이 개선된다.
[실시예]
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도3a 내지 3d는 본 발명의 제 1 실시예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 각 제조 공정별 단면도이고, 도4는 본 발명의 제 1 실시예에 따라 금속 배선이 형성된 반도체 기판의 평면도이다.
먼저, 도3a를 참조하여, 반도체 기판(11) 상부에 게이트 산화막(12)과 폴리실리콘막이 순차적으로 적층된다음, 소정 부분 패터닝되어, 게이트 전극(13)이 형성된다. 이어서, 게이트 전극(13) 양측의 반도체 기판(11)에 저농도 불순물이 이온 주입되어, 저농도 불순물 영역(14)이 형성된 다음, 게이트 전극(13) 양측벽에 공지의 방식에 따라 절연막 스페이서(15)가 형성된다. 이어서, 스페이서(15)가 형성된다. 이어서, 스페이서(15) 양측의 반도체기판(11)에 고농도 불순물이 이온 주입되어, 고농도 불순물 영역(16)이 형성되어, 접합 영역(14,16)이 형성된다. 그후, 결과물 상부에 결과물을 충분히 매립할만큼의 제 1 절연막(17)이 형성된다. 이때, 제 1 절연막(17)은 게이트 전극(13)의 상부로 부터 소정 높이(h) 예를들어, 500 내지 3000Å 정도 높도록 형성되고, 이 제 1 절연막(17)은 상기 스페이서(15)와 동일한 막으로 형성됨이 바람직하다.
그후, 도3b에 도시된 바와 같이, 제 1 절연막(17)은 게이트 전극(13) 표면이 노출될때까지 화화적 기계적 연마된다. 이때, 화화적 기계적 연마 공정은, 0.3 내지 0.5㎏/㎠의 압력과, 30 내지 40 RPM의 회전 속도 및 KOH 성분이 없는 중성의 실리카 슬러리에 의하여 진행된다. 그후, 연마된 제 1 절연막(17) 및 노출된 게이트 전극(13) 상부에 제 2 절연막(18) 예를들어, BPSG막 또는 PSG막이 형성된다.
그 다음에, 도3c를 참조하여, 제 2 절연막(18) 상부에 게이트 전극(13) 및 접합 영역(14,16)이 노출될 수 있도록 마스크 패턴(도시되지 않음)이 형성된다. 그후, 이 마스크 패턴에 의하여 제 2 절연막(18)과 제 1 절연막(13)이 식각되어, 게이트 전극(13) 및 접합 영역(14,16)이 노출되는 콘택홀(19)이 형성된다. 이때, 제 2 및 제 1 절연막(18,17)의 식각시, 제 1 절연막(17)과 동일 식각 속도를 갖는 스페이서(15) 또한 제거된다. 여기서, 상기 콘택홀(19)을 형성하기 위한 식각 공정시, 게이트 전극(13)의 상부면이 소정 부분 제거될 수 있다.
도3d에 도시된 바와 같이, 노출된 게이트 전극(13) 및 접합 영역(14,16)과 콘택되도록 제 2 절연막(18) 상부에 금속 배선(20)이 형성된다.
상기와 같은 방식에 의하여 금속 배선이 형성된 반도체 기판의 평면이 도 4에 도시되어 있다. 도면을 참조하여, 게이트 전극(13)과 접합 영역(도시되지 않음)은 금속 배선(20)과 콘택되고, 콘택 영역에는 게이트 전극 측벽에 스페이서가 존재하지 않아, 접촉 저항이 개선된다.
이하, 본 발명의 제 2 실시예를 설명하도록 한다.
도5a 내지 5d는 본 발명의 제 2 실시예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 각 제조 공정별 단면도이다.
본 실시예는 모스 트랜지스터의 게이트 전극(13) 및 접합 영역(14,16) 상부에 금속 실리사이드가 형성된 구조로서, 먼저, 도5a에 도시된 바와 같이, 반도체 기판(21) 상부에 게이트 산화막(22)과, 폴리실리콘막이 순차적으로 적층된다음, 소정부분 패터닝되어, 게이트 전극(23)이 형성된다. 이어서, 게이트 전극(23) 양측의 반도체 기판(21)에 저농도 불순물이 이온 주입되어, 저농도 불순물 영역(24)이 형성된 다음, 게이트 전극(23) 양측벽에 공지의 방식에 따라 절연막 스페이서(25)가 형성된다. 이어서, 스페이서(25) 양측의 반도체 기판(21)에 고농도 불순물이 이온 주입되어, 고농도 불순물 영역(26)이 형성되어, 접합 영역(24,26)이 형성된다.
그런다음, 게이트 전극(23) 및 접합 영역(24) 상부에 금속 실리사이드막(27)이 형성된다. 이때, 금속 실리사이드막(27)은, 반도체 기판(21)의 결과물 상부에 티타늄, 텅스텐과 같은 전이 금속막이 소정 두께로 증착되고, 소정의 열처리 공정에 의하여, 상기 전이 금속과 실리콘을 반응시키어, 게이트 전극(23) 및 접합 영역(24) 상부에 선택적으로 실리사이드막(27)을 형성하고, 반응에 참여하지 않은 전이 금속막은 공지의 방식으로 제거한다.
그후, 결과물 상부에 결과물을 충분히 매립할만큼의 제 1 절연막(28)이 형성된다. 이때, 제 1 절연막(28)은 게이트 전극(23)의 상부의 실리사이드층(27)로 부터 소정 높이(h) 예를들어, 500 내지 3000Å 정도 높도록 형성되고, 이 제 1 절연막(28)은 상기 스페이서(25)와 동일한 식각 속도를 지닌 물질로 형성됨이 바람직하다.
그후, 도5b에 도시된 바와 같이, 제 1 절연막(28)은 게이트 전극(23) 상부의 실리사이드막(27) 표면이 노출될때까지 화학적 기계적 연마된다. 이때, 화학적 기계적 연마 공정은, 0.3 내지 0.5㎏/㎠의 압력과, 30 내지 40 rpm의 회전 속도 및 KOH 성분이 없는 중성의 실리카 슬러리에 의하여 진행된다. 그후, 연마된 제 1 절연막(28) 및 노출된 게이트 전극(23) 상부에 제 2 절연막(29) 예를들어, BPSG막 또는 PSG막이 형성된다.
그 다음에, 도5c를 참조하여, 제 2 절연막(29) 상부에 게이트 전극(23) 및 접합 영역(24,26) 상부에 형성된 실리사이드막(27)이 노출될 수 있도록 마스크 패턴(도시되지 않음)이 형성된다. 그후, 이 마스크 패턴에 의하여 제 2 절연막(29)과 제 1 절연막(28)이 식각되어, 게이트 전극(23) 및 접합 영역(24,26) 상부의 실리사이드막(27)이 노출되는 콘택홀(30)이 형성된다. 이때, 제 2 및 제 1 절연막(29,28)의 식각시, 제 1 절연막(28)과 동일 식각 속도를 갖는 스페이서(25) 또한 제거된다. 여기서, 상기 콘택홀(30)을 형성하기 위한 식각 공정시, 금속 실리사이막(27)의 상부면이 소정부분 제거될 수 있다.
도5d에 도시된 바와 같이, 노출된 게이트 전극(23) 및 접합 영역(24,26) 상부의 실리사이드막(17)과 콘택되도록 제 2 절연막(29) 상부에 금속 배선(31)이 형성된다.
본 실시예는 게이트 전극(23) 및 접합 영역(24,26) 상부에 금속 배선과의 접촉 특성 및 전도 특성을 개선시키는 실리사이드막을 형성하여, 반도체 소자의 금속 배선 특성이 개선된다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 게이트 전극과 접합 영역을 콘택시키는 금속 배선 공정시, 해당 게이트 측벽에 존재하는 스페이서를 제거하여, 접촉 저항 및 충분한 설계 여유도를 확보하여, 반도체 소자의 금속 배선 신뢰성이 개선된다.
Claims (14)
- 게이트 전극과, 게이트 전극 측벽에 형성되는 스페이서 및 소오스, 드레인 영역이 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판상의 결과물이 매립되도록 제 1 절연막을 형성하는 단계; 상기 제 1 절연막을 상기 게이트 전극 상부면이 노출되도록 제 1 절연막을 제거하는 단계; 상기 제 1 절연막 상부에 제 2 절연막을 형성하는 단계; 상기 게이트 전극 상부 및 상기 소오스, 드레인 영역 중 어느 한 영역이 노출되도록 제 2 및 제 1 절연막을 식각하는 단계; 및 노출된 게이트 전극 상부 및 상기 소오스, 드레인 영역 중 어느 한 영역과 콘택되도록 제 2 절연막 상부에 금속 배선을 형성하는 단계를 포함하며, 상기 제 2 및 제 1 절연막의 식각 단계에서, 상기 스페이서가 제거되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
- 제 1 항에 있어서, 상기 제 1 절연막은 상기 스페이서를 이루는 막과 동일한 막인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
- 제 1 항에 있어서, 상기 제 1 절연막은, 상기 게이트 전극의 두께보다 약 500내지 3000Å의 두께만큼 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 제 1 절연막을 상기 게이트 전극 상부면이 노출되도록 제 1 절연막을 제거하는 단계에서, 상기 제 1 절연막은 화학적 기계적 연마 방식에 의하여 제거하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
- 제 4 항에 있어서, 상기 화학적 기계적 연마 조건은 0.3내지 0.5㎏/㎠의 압력과, 30내지 40 RPM의 회전 속도 및 KOH 성분이 없는 중성의 실리카 슬러리에 의하여 진행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
- 제 1 항에 있어서, 상기 제 2 절연막은 BPSG막과, PSG막중 선택되는 하나의 막인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
- 제 1 항에 있어서, 상기 게이트 전극 및 접합 영역을 노출시키기 위한 제 2 및 제 1 절연막 식각은 비등방성 식각인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 게이트 전극과, 게이트 전극 측벽에 형성되는 스페이서 및 소오스, 드레인 영역이 형성된 반도체 기판을 제공하는 단계; 상기 게이트 전극 상부 및 소오스, 드레인 영역 상부에 금속 실리사이드막을 형성하는 단계; 상기 반도체 기판상의 결과물이 매립되도록 제 1 절연막을 형성하는 단계; 상기 제 1 절연막을 상기 게이트 전극 상부의 금속 실리사이드막이 노출되도록 제 1 절연막을 제거하는 단계; 상기 제 1 절연막 상부에 제 2 절연막을 형성하는 단계; 상기 게이트 전극 상부 및 상기 소오스, 드레인 영역 중 어느 한 영역상부의 금속 실리사이드막이 노출되도록 제 2 및 제 1 절연막을 식각하는 단계; 및 노출된 게이트 전극 상부 및 상기 소오스, 드레인 영역중 어느 한 영역 상부의 금속 실리사이드막과 콘택되도록 제 2 절연막 상부에 금속 배선을 형성하는 단계를 포함하며, 상기 제 2 및 제 1 절연막의 식각 단계에서, 상기 스페이서가 제거되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
- 제 8 항에 있어서, 상기 금속 실리사이드막을 형성하는 단계는, 게이트 전극과, 소오스, 및 드레인 영역이 형성된 반도체 기판 상부에 전이 금속막을 형성하는 단계; 상기 결과물을 열처리 하여, 게이트 전극과, 소오스 및 드레인 영역 상부에 금속 실리사이드막을 형성하는 단계; 및 상기 열처리에 의하여 반응되지 않은 전이 금속막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
- 제 8 항에 있어서, 상기 제 1 절연막은 상기 스페이서를 이루는 막과 동일한 막인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
- 제 8 항에 있어서, 상기 제 1 절연막은, 상기 실리사이드막을 포함한 게이트 전극의 두께보다 약 500 내지 3000Å의 두께만큼 두껍께 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
- 제 8 항 내지 제 11 항 중 어느 한 항에 있어서, 상기 제 1 절연막을 상기 게이트 전극 상부의 금속 실리사이드막이 노출되도록 제 1 절연막을 제거하는 단계에서, 상기 제 1 절연막은 화학적 기계적 연마 방식에 의하여 제거하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
- 제 12 항에 있어서, 상기 화학적 기계적 연마 조건은 0.3 내지 0.5㎏/㎠의 압력과, 30 내지 40 RPM의 회전 속도 및 KOH 성분이 없는 중성의 실리카 슬러리에 의하여 진행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
- 제 8 항에 있어서, 상기 제 2 절연막은 BPSG막과, PSG막중 선택되는 하나의 막인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
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1996
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