JP2007048849A - 半導体装置 - Google Patents

Abstract

【課題】 本番チップにＰＣＭを設けても、チップサイズが増大しないようにする。
【解決手段】 製造工程の不良解析用のＰＣＭ２２は半導体装置２１のチップ内に埋め込まれている。ＰＣＭ２２の測定用のパッド１２はチップの側面に設けられている。半導体装置２１は各層が積層されて構成され、パッド１２はその積層構造の最上層のメタルより下層に位置するメタルで形成されている。
【選択図】 図２

Description

本発明は、ＬＳＩなどの半導体装置に関する。

特許文献１には、ボンディングパッドの下にプロセスコントロールモニタ（ＰＣＭ：Process Control Monitor）を配置し、測定のためのパッドはスクライブライン上に置いた構造が開示されている。
特許文献２には、解析用のパッドを本番チップ内に配置することによって、本番チップの面積に影響を与えることなく、パッドを増やすことができる点が開示されている。
特許文献３には、パッドをスクライブライン上に置き、ダイシングにより側面を使うことができる技術について開示されている。
特開２００２−３１３８６４公報 特開２００３−１００８２４公報 特開２００１−３３２５７９公報

半導体装置の製造に際し、製造工程の不良解析を行うために半導体装置にＰＣＭを設けることは、ＬＳＩなどの半導体装置の出来具合を確認するために非常に重要である。また、ＬＳＩの微細化・高集積化により、不良解析は増々、難しくなってきているので、ＰＣＭの重要性は高くなってきている。
通常、ＰＣＭは、図１に示すようなスクライブライン３１上に配置されている（図１の符号Ａの領域を参照）。このため、エリア的にサイズの制限があり、十分なＰＣＭを配置できなかった。また、ダイシング後、１つのチップになってからは測定できないため、解析が困難であった。
このため、スクライブライン３１を除去した後の本番チップ３２にＰＣＭを設けることも行われている（図１の符号Ｂ、Ｃの領域を参照）。
しかしながら、この場合には、各チップ単位での解析は可能であるものの、その分だけチップサイズが大きくなってしまう問題がある。
また、近年、パッドの下に、種々回路やデバイスを配置する技術が使われている。
これらの事情を考慮すると、チップサイズを増大させることなく、チップ単位で容易に解析できるＰＣＭを半導体装置に設ける必要がある。
そこで、本発明の目的は、本番チップにＰＣＭを設けても、チップサイズが増大しないようにすることである。

請求項１に記載の発明は、製造工程の不良解析用のプロセスコントロールモニタがチップ内に埋め込まれ、前記プロセスコントロールモニタの測定用のパッドが前記チップの側面に設けられている半導体装置を特徴とする。
請求項２に記載の発明は、請求項１に記載の半導体装置において、各層が積層されて構成され、前記パッドは前記積層構造の最上層のメタルより下層に位置するメタルで形成されていることを特徴とする。

請求項１に記載の発明によれば、ＰＣＭの測定用のパッドがチップの側面に設けることでチップサイズの増大を防ぐことができる。
請求項２に記載の発明によれば、ＰＣＭの測定用のパッドをチップの下層に位置するメタルで形成することで、ＰＣＭの測定用が本番回路に影響を与えないようにすることができる。

以下、本発明を実施するための最良の一形態について説明する。
図１は、プロセスコントロールモニタ（ＰＣＭ）の配置例を示す平面図である。
Ａ、Ｂ、Ｃの各領域にある従来例の構成については前述のとおりであり、詳細な説明は省略する。図１において、Ｄの領域には、本実施形態の半導体装置を示している。図２は、本実施形態の半導体装置の拡大平面図であり、図３は、図２のＸ−Ｘ’拡大縦断面図である。図２において、円内は半導体装置のチップ内に設けられたＰＣＭを示している。
半導体装置２１において、ＰＣＭ２２は、ボンディングパッドとなるメタル配線１０の下のチップ内に埋め込まれている。符号３は拡散層、符号４はゲート電極である。ＰＣＭ２２の測定用のパッド１２は、半導体装置２１のチップ側面に設けられている。そのため、チップサイズの増大を抑えることができる。なお、符号１１は絶縁膜である。
パッド１２は各層が積層されて形成された半導体装置２１の最上層のメタルではなく、この最上層のメタルより下層に位置するメタルが使用されている。これにより、ＰＣＭ２２の測定が本番回路に影響を与えないようにすることができる。

次に、半導体装置２１の製造方法について説明する。
図４、図５は、半導体装置２１の製造方法について説明する工程図である。
なお、図４、図５の（ａ）〜（ｅ）は、いずれも左図が図２のＸ−Ｘ’断面図、右図が同Ｙ−Ｙ’断面図である。
［第１工程］
図４（ａ）に示すように、まず、周知の技術によりシリコン基板１上にデバイスを形成する。すなわち、符号２は素子分離の絶縁膜で、符号３は拡散層、符号４はゲート電極、符号５はメタル配線である。このメタル配線５は、材料としてＡｌやＣｕなどが用いられ、２０００〜８０００Å程度の厚さを有している。右図において、右のメタル配線５（符号５ａ）は内部回路、左のメタル配線５（符号５ｂ）はパッドとなる。実施例の図ではダマシン法によるメタル配線５の埋め込みの構造をとっているが、通常のメタル配線構造でもかまわない。また、各配線間は絶縁膜として色々な種類の酸化膜などが使用されるが、ここでは図示を省略する。
［第２工程］
図４（ｂ）に示すように、図４（ａ）の構造に、Ｖｉａホール６と上部メタル配線７とを形成する。これらの厚さは２０００〜８０００Å程度であり、通常のプロセス技術で形成することができる。これらの配線はＣｕやＡｌなどの他にＴｉ／ＴｉＮなどの材料を積層して使用されるが、ここでは図示を省略する。
［第３工程］
図４（ｃ）に示すように、図４（ｂ）の構造に、第２工程の場合と同様に、上部Ｖｉａホール８と配線９を形成する。本例では側面パッドは３層分を使う例を図示しているが、ＰＣＭの測定時にパッド５ｂの面積は大きいほど接触に対して有利なので、できるだけ多くのメタル層を使うことが望ましい。

［第４工程］
図４（ｄ）に示すように、図４（ｃ）の構造に、最上層のボンディングのためのメタル配線１０を形成する。これは、下層はＡｌであってもＣｕであっても、全てＡｌを使用し、膜厚は５０００〜２００００Å程度となる。
［第５工程］
図５（ｅ）に示すように、図４（ｄ）の構造に、チップ保護のための絶縁膜１１を窒化膜や酸化膜／窒化膜との積層膜で形成し、その膜厚は５０００〜２００００Å程度となる。その後、メタル配線５ａの開口部をエッチング技術により形成するが、この時、スクライブライン上の酸化膜も同時に除去され（残りが本番チップ領域となる）、チップの側面にパッド１２が開口する。

次に、図６を参照してＰＣＭ２２の測定方法について説明する。すなわち、ＰＣＭ２２を測定するには、図６（ｂ）（ｃ）の符号１４、１５に示すように、直接ワイヤーボンディングや針当てをすることも可能であるが、チップ側面のパッド１２の厚さはそれほど厚くないので、図６（ａ）に符号１３で示すように、ＦＩＢにてパッドを追加で加工すると、更に測定は容易になる。これらはウェハでもチップでも可能である。

半導体装置におけるＰＣＭの配置について説明する平面図である。 本発明の一実施形態の半導体装置の拡大平面図である。 本発明の一実施形態の半導体装置の拡大縦断面図である。 本発明の一実施形態の半導体装置の製造工程の説明図である。 本発明の一実施形態の半導体装置の製造工程の説明図である。 本発明の一実施形態の半導体装置におけるＰＣＭの測定方法の説明図である。

符号の説明

１２ パッド、２１ 半導体装置、２２ ＰＣＭ

Claims (2)

1. 製造工程の不良解析用のプロセスコントロールモニタがチップ内に埋め込まれ、前記プロセスコントロールモニタの測定用のパッドが前記チップの側面に設けられていることを特徴とする半導体装置。
2. 各層が積層されて構成され、前記パッドは前記積層構造の最上層のメタルより下層に位置するメタルで形成されていることを特徴とする請求項１に記載の半導体装置。

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