JP2007214349A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2007214349A
JP2007214349A JP2006032410A JP2006032410A JP2007214349A JP 2007214349 A JP2007214349 A JP 2007214349A JP 2006032410 A JP2006032410 A JP 2006032410A JP 2006032410 A JP2006032410 A JP 2006032410A JP 2007214349 A JP2007214349 A JP 2007214349A
Authority
JP
Japan
Prior art keywords
interlayer insulating
insulating film
pad electrode
connection conductor
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2006032410A
Other languages
English (en)
Inventor
Hidenori Takahashi
英紀 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Device Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Device Technology Co Ltd filed Critical Fuji Electric Device Technology Co Ltd
Priority to JP2006032410A priority Critical patent/JP2007214349A/ja
Publication of JP2007214349A publication Critical patent/JP2007214349A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H01L2224/05095—Disposition of the additional element of a plurality of vias at the periphery of the internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H01L2224/05096—Uniform arrangement, i.e. array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4845—Details of ball bonds
    • H01L2224/48451—Shape
    • H01L2224/48453—Shape of the interface with the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Abstract

【目的】パッド電極へのボンディングに対するパッド電極部の強度を向上し、素子形成領域へ水分などが進入するのを防止して高い信頼性を確保できる半導体装置を提供すること。
【解決手段】コンタクトホール６，１０，１４をパッド電極１８を取り囲むように帯状でリング状に形成し、このコンタクトホール６を充填する接続導体７、１１およびメタル配線層８，１２および第３コンタクトホール１４を充填した第３メタル配線層１５の一部をパッド電極１８を取り囲むように帯状でリング状に形成することで、パッド電極１８直下の層間絶縁膜５，９，１３をメタル配線層８，１２，１５と接続導体７、１１で取り囲みこの層間絶縁膜５，９，１３にクラックが発生した場合でも、このクラックを介して進入する水分をパッド電極１８外に形成される素子領域へ進入することを防止して高い信頼性を確保できる半導体装置とすることができる。
【選択図】 図１

Description

この発明は、半導体装置に関し、特に、半導体基板上に形成された半導体回路素子がボンディングワイヤ等で外部との接続が行われるために用いられるボンディングパッド電極の構造に関するものである。
半導体装置の高集積化に伴い、回路素子の微細化と配線層の多層化が図られてきている。このうち、配線層の微細化および多層化を実現するためには、各配線層を電気的に絶縁する層間膜形成工程での更なる平坦化が求められており、平坦性に優れた各種材料や層間膜形成方式等が導入されてきている。
一方、これら平坦性に優れた各種材料や層間膜形成方式は、一般的に膜強度が弱く、加えて各層間膜間の密着性もよくない。そのため、例えば、パッド電極へワイヤボンディングを行った際の超音波振動による衝撃や、素子使用中の温度変化による応力等により、パッド電極下の層間膜にクラックが発生したり、パッド電極に剥がれが発生して信頼性が低下する。
これを解決する試みとして、パッド電極の構造を工夫することにより、ワイヤボンディング等を行った際のパッド電極強度を確保する幾つかの提案がなされてきている（例えば、特許文献１、特許文献２および特許文献３など）。
特許文献１においては、図３、図４に示すように、パッド電極６０として保護膜５８が開口されたメタル領域直下への微細なコンタクトホール５６（またはビアホール）の配置を行わず、パッド電極６０周囲の保護膜５８で覆われたメタル領域にコンタクトホール５６（またはビアホール）を分散配置する構造としている。この構造では、パッド電極６０直下にメタル材（例えば、タングステン層５６ａで接続導体）で埋設されたコンタクトホール５６が配置されていないので、このメタル材とパッド電極６０との熱膨張係数差に起因して発生するボンディング時の熱応力によって、パッド電極６０がメタル材から剥離することは起こりにくい。
また、図４では、パッド電極６０下の外周部に下層のメタル配線層（バリアメタル層６１とアルミニウム系金属６２）が配置されている例である。尚、図３（ｂ）、図４（ｂ）は要部平面図であり、図３（ａ）、図４（ａ）のＡ−Ａ線で切断した要部断面図である。
特許文献２においては、図５に示すように、パッド電極７４として保護膜７３が開口された領域（開口部７４ａ）以外の保護膜７３で覆われた個所に多数の微細な第１、第２コンタクトホール６８、７１を設けて、下層のメタル配線層（第１、第２Ａｌ配線層６７、６９）と接続している。
また、図６に示すようにパッド電極７４として保護膜７３が開口された領域（開口部７４ａ）の周縁部の保護膜７３で覆われていないメタル領域に多数の微細なコンタクトホール７１を設けることにより、パッド電極７４となる最上層のメタル配線層の落ち込み量を低減する構造としている。これらの構造では、開口部７４ａの周縁部の保護膜７３の表面とパッド電極７４となる最上層のメタル層の表面での高低差が小さくなり、パッド電極７４が浅い凹部形状とできる（図ではフラットに描かれている）ために、ワイヤボンディング時に第１、第２層間絶縁膜６７，７０にクラックが発生することを防止できる。クラックの発生が防止されることにより耐湿性等の低下が防止され、信頼性の低下が防止される。尚、図中の６５は半導体基板、７１ａはメタル材、７２は第３Ａｌ配線層である。尚、図５（ｂ）、図６（ｂ）は要部平面図であり、図５（ａ）、図６（ａ）のＡ−Ａ線で切断した要部断面図である。
また、特許文献３において、図７に示すようにパッド電極９０の直下に第１、第２メタル配線層９１、９２を配置しないで層間絶縁膜９３ａ、９３ｂ，９３ｃのみ配置される。この第１、第２メタル配線層９１，９２は、パッド電極９０の外周部に配置される。また、この第１、第２メタル配線層９１，９２および一部がパッド電極９０となる第３メタル配線層９６と接続する第１、第２接続導体９４，９５はドット状に分散してパッド電極９０の外周部に配置される。尚、図７（ａ）は要部平面図であり、図７（ｂ）は、図７（ａ）のＡ−Ａ線で切断した要部断面図である。
特開平４−１６７４４９号公報 特開平５−３４３４６６号公報 特開平８−１７８５９号公報
しかしながら、このような図３、図４、図５および図６に示す従来例においては、以下に示すような幾つかの課題がある。
図４（ａ）、（ｂ）、図５（ａ）、（ｂ）、図６（ａ）、（ｂ）に示す構造では、パッド電極６０，７４である最上層のメタル層と下層のメタル層を接続するコンタクトホールの配置がパッド電極６０，７４直下であるか、パッド電極６０，７４の周縁部であるかの違いはあるものの、パッド電極６０，７４直下には下層のメタル層が介在する。この場合、メタル層は、一般に、軟らかく、変形し易い特性を有するため、ボンディング等の外部衝撃が加わった場合、せん断応力を超えない範囲であれば、変形することによって、応力を緩和しようとする。
一方で、パッド電極６０，７４である最上層のメタル層と下層のメタル層間に介在する第１、第２層間絶縁膜６８、７０は硬く、脆いことから、上下メタル層の変形量に対し、十分な変形ができず、ボンディング等の外部衝撃が加わった場合、クラックが入ることで応力を緩和しようとする。その結果、平坦性を考慮した材料、組成から構成される多層構造の層間絶縁膜は、その界面での密着性が弱いため、クラックが起点となり、ボンディングパッド部での膜剥がれが発生し易い。
また、図３（ａ）、（ｂ）に示す構造では、パッド電極６０直下にメタル層が介在せず、メタル層の変形による層間絶縁膜５５のクラックが発生しにくい構造ではあるが、パッド電極６０の周囲の一部分でのみ、コンタクトホール５６を介して下層メタル層と接続する構造となっている。このため、コンタクトホール５６を介した下層メタル層との接続により密着性の向上が図られてはいるが、ボンディング等の外部衝撃に対し、一方向のみでの補強となり、応力が集中する等、補強構造としては、必ずしも十分な密着性向上が図られていない。
さらに、図５（ａ）、（ｂ）に示す構造では、パッド電極７４として保護膜７３が開口されたメタル領域の直下に多数の微細な第１、第２コンタクトホール６８，７１やビアホールを設け、下層のメタル配線層と接続することで、密着性の向上を行っているが、パッド電極７４となる最上層のメタル層は、下層のメタル配線層等と比較して、設計の自由度、余裕度があること、更には、工数削減によるコストダウン等の狙いから、コンタクトホールの埋め込みと最上層のメタル配線層形成を同時に行うスパッタリング法が用いられることがある。この場合、スパッタリング法によるメタル配線層の形成では、例えば、近年、微細ホールの埋め込み方法として用いられているタングステン膜のＣＶＤ法（化学気層成長法）ほど埋め込み性（カバレッジ特性）が優れていないため、コンタクトホール内のメタル層は完全埋め込み形状にはならず、図８（ａ）、（ｂ）に示すように、微細なコンタクトホール径の場合には、コンタクトホール８３内部にボイド８１が形成され、コンタクトホール径が十分大きい場合には、コンタクトホール８３上部で凹み８４が生じる。この結果、パッド電極８５を全面開口するための保護膜７９のエッチングを行うと、コンタクトホール８３内部のボイド８１やコンタクトホール８３上部における凹み８４に起因して、保護膜エッチング残り８０が発生し易い。
この保護膜７９は、主に、常圧ＣＶＤ法やプラズマＣＶＤ法により、ＰＳＧ、シリコン酸化膜、シリコン窒化膜等から、単一、あるいは多層構造で構成されるが、これら保護膜材料は、ボンディング材料である金やアルミニウム等の金属系材料とは合金化されないため、パッド電極となるアルミニウム等のメタル層と比較して密着性が弱く、ボンディングワイヤ剥離等の問題が発生する。
また、コンタクトホール８３の凹み８４のために、パッド電極８５表面は平坦ではなく、ボンディングワイヤとの接触面積が少ないため、密着性が低下するだけでなく、接触抵抗も増加することとなる。
一方、この保護膜エッチング残り８０を防止するため、パッド電極８５を形成するための保護膜７９のエッチングを十分に行うことも考えられるが、過剰なエッチングは既に形成されている各素子へのプラズマエッチングによるダメージ損傷が大きくなることから好ましくない。尚、図中の７５は半導体基板、７６は第１メタル配線層、７７は第１層間絶縁膜および７８は第２メタル配線層である。
また、ボンディング等の外部衝撃により層間絶縁膜にクラックが発生した場合、水分がこの層間絶縁膜を介して素子領域内部への侵入、素子の長期信頼性が確保されなくなる。
また、図７のような構造の場合にも、ボンディング等の外部衝撃により層間絶縁膜９３ｂ，９３ｃにクラックが発生した場合、水分がこの層間絶縁膜９３ｂ、９３ｃを介して素子領域内部への侵入、素子の長期信頼性が確保されなくなる。
この発明の目的は、前記の課題を解決して、パッド電極へワイヤボンディングを行った際の超音波振動による衝撃や、素子使用中の温度変化による応力等により、パッド電極下の層間絶縁膜にクラックが発生した場合でも、素子形成領域へ水分が進入するのを防止して高い信頼性を確保できる半導体装置を提供することにある。
前記の目的を達成するために、半導体基板上に形成されたパッド電極と該パッド電極と接続導体で接続される電極配線とを有する半導体装置において、
半導体基板上に形成された絶縁膜と、該絶縁膜上に形成された導電膜と、該導電膜上に形成された第１層間絶縁膜と、該第１層間絶縁膜に形成された第１開口部と、該第１開口部を充填し前記導電膜と下端が接続する第１接続導体と、該第１接続導体の上端と接続し前記第１層間絶縁膜上に形成された第１電極配線と、該第１電極配線上と前記第１層間絶縁膜上に形成された第２層間絶縁膜と、該第２層間絶縁膜に形成された第２開口部と、該第２開口部を充填し前記第１電極配線と下端が接続する第２接続導体と、該第２接続導体の上端と接続し前記第２層間絶縁膜上に形成された第２電極配線と、該第２電極配線上に形成された保護膜と、該保護膜を選択的に開口し前記第２電極配線を露出したパッド電極とを有し、
前記第１開口後部部、前記第１電極配線、前記第１接続導体および前記第２接続導体が、前記保護膜の開口部直下の前記第１層間絶縁膜および前記第２層間絶縁膜を取り囲むように平面形状が閉ループ状に配置されている構成とする。
また、前記第１層間絶縁膜、前記第１接続導体および前記第１電極配線がこの順に繰り返し形成されるとよい。
また、前記第１導体と前記第１電極配線とが一体に形成されたものであるとよい。
また、前記第２接続導体と前記第２電極配線とが一体に形成されたものであるとよい。
また、半導体基板上に形成されたパッド電極と該パッド電極と接続導体で接続される積層電極配線とを有する半導体装置において、
半導体基板上に形成された絶縁膜と、該絶縁膜上に形成された導電膜と、該導電膜上に形成された第１層間絶縁膜と、該第１層間絶縁膜に形成した第１開口部と、該第１開口部を充填し前記導電膜と下端が接続する第１接続導体と、該第１接続導体の上端と接続し前記第１層間絶縁膜上に形成された第１電極配線と、該第１電極配線上に形成された第２層間絶縁膜と、該第２層間絶縁膜に形成された第２開口部と、該第２開口部を充填し前記導電膜と下端が接続する第２接続導体と、該第２接続導体の上端と接続し前記第２層間絶縁膜上に形成された第２電極配線と、該第２電極配線上に形成された第３層間絶縁膜と、該第３層間絶縁膜に形成された第３開口部と、該第３開口部を充填し前記導電膜と下端が接続する第３接続導体と、該第３接続導体の上端と接続し前記第３層間絶縁膜上に形成された第３電極配線と、該第３電極配線上に形成された保護膜と、該保護膜を選択的に開口し前記第３電極配線を露出したパッド電極とを有し、
前記第１開口部、前記第２開口部、前記第１電極配線、前記第２電極配線、前記第１接続導体、前記第２接続導体および前記第３接続導体が前記保護膜の開口部直下の前記第１、第２、第３層間絶縁膜を取り囲むように平面形状が閉ループ状に配置されている構成とする。
また、前記第１導体と前記第１電極配線とが一体に形成されたものであるとよい。
また、前記第２接続導体と前記第２電極配線とが一体に形成されたものであるとよい。
また、前記第３接続導体と前記第３電極配線とが一体に形成されたものであるとよい。
この発明によれば、このパッド電極構造を適用することにより、パッド電極直下にメタル配線層を配置しないため、パッド電極へワイヤボンディングを行った際の超音波振動による衝撃や、使用中の温度変化等に起因した応力により、下層メタル層の変形が発生せず、層間絶縁膜のクラック発生が防止される。この結果、クラックが起点となり、密着性に乏しい多層構造の層間絶縁膜間で剥離することによるパッド電極剥がれを防止することができる。
パッド電極である最上層のメタル層は、パッド電極として保護膜が開口された領域の外周部で、コンタクトホール（またはビアホール）を経由して下層のメタル配線層と密着した状態となっているため、本来、剥離し易い特性を有する多層構造の材料で構成された層間絶縁膜間の密着性が補強され、改善される。
パッド電極として開口されたメタル領域にはコンタクトホールが配置されないため、パッド電極部開口時の保護膜エッチング工程において、エッチング残りが発生せず、残存した保護膜との密着性の低さから、ボンディングワイヤ剥離等が発生する問題を回避することができる。
パッド電極として保護膜が開口されたメタル領域外周の保護膜で覆われた領域において、コンタクトホールをライン状としてパッド電極外周を取り囲むように下層のメタル配線層と接続する構造としているので、ボンディング等の外部衝撃により層間膜にクラックが発生した場合でも、素子の信頼性に影響を及ぼす水分や不純物イオン等は、パッド電極のメタル層と下層のメタル層に相互接続したコンタクトホール内の接続導体により閉じ込められ、素子領域内部への侵入が遮断されることから、素子の長期信頼性が確保される。
また、コンタクトホール内の接続導体と接続するメタル配線層の四隅に丸みをもたせたラウンド形状とすることにより、応力の集中が低減されるため、本来、剥離し易い特性を有する多層構造の材料で構成された層間絶縁膜間の密着性が補強され、改善される。
発明の実施の形態を以下の実施例にて説明する。
図１は、この発明の第１実施例で半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＡ−Ａ線で切断した要部断面図である。この図はパッド電極部分を示し、３層のメタル配線層を有する場合を示す。
半導体基板１上に、熱酸化、もしくはＣＶＤ法により形成されたシリコン酸化膜からなる絶縁膜２を形成し、更に上層にポリシリコン層３を形成し、その上にポリシリコン層３と金属シリサイド層が積層されたポリサイド層４（ポリシリコン層３のみでもよい）をパッド電極１８直下の領域に形成する。このポリサイド層４上に第１層間絶縁膜５を形成し、パッド電極１８を取り囲むように帯状でリング状のコンタクトホール６を形成する。このコンタクトホール６を平坦性のよいタングステンなど金属で充填し第１接続導体７とする。この第１接続導体７と接するように第１層間絶縁膜上に帯状でリング状の第１メタル配線層８をパッド電極１８を取り囲むように形成する。さらに、この上に第２層間絶縁膜９を形成し、パッド電極１８を取り囲むように帯状でリング状のコンタクトホール１０を形成する。このコンタクトホール１０を平坦性のよいタングステンなど金属で充填し第２接続導体１１とする。この第２接続導体１１と接するように第２層間絶縁膜上に帯状でリング状の第２メタル配線層１２をパッド電極１８を取り囲むように形成する。その上に第３層間絶縁膜１３を形成し、パッド電極１８を取り囲むように帯状でリング状のコンタクトホール１０を形成する。その上に第３メタル配線層１５を形成する。この第３メタル配線層１５はコンタクトホール１４を充填して第２メタル配線層１２と接続する。この充填した個所が第３接続導体となる。つまり、第３メタル配線層１２は金属配線と接続導体をアルミニウム膜などで一体化して形成したたものである。勿論、接続導体個所をタングステンで形成してもよい。第３メタル配線層１５上に保護膜１６を形成し、第３メタル配線層１５の中央部を開口してパッド開口部１７を形成し、このパッド開口部１７から露出している第３メタル配線層１５がパッド電極１８となる。
尚、前記の接続導体をタングステンで形成すると、タングステンをコンタクトホールに充填するための工程で、層間絶縁膜上のタングステンを除去する際にコンタクトホールに充填されたタングステンの表面の落ち込みを小さくできる利点がある。アルミニウムにするとこの落ち込みが大きくなりコンタクトホールを直上もしくは直下に縦積することが困難になる。
ポリシリコン層３およびポリサイド層４は、上層のメタル層（第１、第２、第３メタル配線層８、１２、１５）と比較して、硬く、変形しにくい性質を有することから、パッド電極１８直下全面に形成されていても構わないし、もしくは上層のメタル層（第１、第２メタル配線層８，１２）と同様に、パッド電極１８として保護膜１６が開口される第３メタル配線層１５の外周で、コンタクトホール６（またはビアホール）が接続する領域にのみ形成されていても良い。
ポリシリコン層３、ポリサイド層４上には、例えば、ＢＰＳＧ等から構成される第１層間絶縁膜５が、その上層には、例えば、アルミニウム合金、もしくは、上下がチタン系の合金で挟み込まれたアルミニウム合金から構成される第１メタル配線層８が形成されている。この第１メタル配線層８は、パッド電極１８として保護膜１６が開口される第３メタル層１８の外周で、第１、第２、第３コンタクトホール６、１０、１４が形成される領域にのみ形成されており、保護膜１６が開口され、第３メタル配線層１５が露出したパッド電極１８直下には形成されていない。
第１メタル配線層８上には、第２層間絶縁膜９が形成されているが、この第２層間絶縁膜９の形成には、平坦性に優れた各種材料や層間膜形成方式等が用いられ、近年では配線遅延を低減する目的から配線間容量を低減する材料も用いられてきている。これらの材料は、一般に、膜強度が脆く、クラック耐性が弱い性質を有しており、更には、幾つかの膜を組み合わせ、多層構造として用いられるのが一般的であるが、これら材料間の密着性は弱く、ボンディング等の外部衝撃に対する強度が必ずしも十分ではない。
第２層間絶縁膜９の上層には、第１メタル配線層８と同様に、例えば、アルミニウム合金、もしくは、上下がチタン系の合金で挟み込まれたアルミニウム合金から構成される第２メタル配線層１２が形成されている。この第２メタル配線層１２は、第１メタル配線層８と同様に、パッド電極１８として保護膜１６が開口される第３メタル配線層１５（パッド開口部１７）の外周で、第２コンタクトホール１０が形成される領域にのみ形成されており、保護膜１６が開口され、第３メタル配線層１５が露出したパッド電極１８直下には形成されていない。
第２メタル配線層１２上には、第３層間絶縁膜１３が形成されており、第２層間絶縁膜９と同様な材料で形成されている。このため、膜強度が脆く、クラック耐性が弱い性質を有しており、多層構造である第２、第３層間絶縁膜９、１３における各材料間の密着性は弱い。第３層間絶縁膜１３上層には、例えば、アルミニウム合金、もしくは、上下がチタン系の合金で挟み込まれたアルミニウム合金から構成される第３メタル配線層１５が形成されている。この第３メタル配線層１５は、３層のメタル配線層８，１２，１５を有する本実施例においては、最上層のメタル配線層であり、電気的に図示しないボンディングワイヤを介して外部回路との入出力を行うパッド電極１８となるべきメタル配線層である。
第３メタル配線層１５の上層には、例えば、常圧ＣＶＤ法によるＰＳＧ膜や、プラズマＣＶＤ法による酸化膜、窒化膜等から構成される保護膜１６が形成されている。保護膜１６は、ボンディング等を行う所定の領域において、開口され(パッド開口部１７)、第３メタル配線層１５が露出したパッド電極１８が形成されている。
以上のような構成により、パッド電極１８の直下には、下層のメタル配線層１２，８が配置されていないことから、パッド電極１８へワイヤボンディングを行った際の超音波振動による衝撃や、使用中の温度変化等による応力により、下層のメタル配線層１２，８が変形することが無いため、パッド電極１８下の脆い層間絶縁膜１３，９，５が変形に耐え切れず、発生するクラックの生成を回避でき、パッド電極１８剥離等を防止することができる。
一方、メタル配線層間に介在する多層構造の層間絶縁膜は、本来、密着性に乏しく、クラック等が起点となり、パッド電極１８剥離等を発生し易い特性であるにも関わらず、パッド電極１８として保護膜１６が開口された第３メタル配線層１５の外周の保護膜１６で覆われた領域に第１、第２、第３コンタクトホール６，１０，１４を設け、下層のメタル配線層１２，８と接続する構造としているため、密着性を向上させることが可能となる。
更に、パッド電極１８は直下にコンタクトホール６，１０，１４やビアホールを配置しない構造であるため、コンタクトホール６，１０，１４やビアホールのメタル埋め込み（第１、第２接続導体７，１１）や、最上層のメタル配線層であるパッド電極１８の形成をスパッタリング法により行い、第３コンタクトホール１４（またはビアホール）中にボイドや上部に凹みがある場合でも、それらはパッド電極１８の外にあるため、図示しないボンディングワイヤとパッド電極１８との密着性および第１、第２、第３層間絶縁膜５，９，１３間の密着性は良好に維持され、ボンディングワイヤ剥離等は防止される。
この実施例では、各メタル層間を接続する第１、第２、第３コンタクトホール６，１０，１４をライン状（帯状のループ）とすることにより、パッド電極１８の外周を完全に囲む構造としている。
この結果、従来のホール状（島状）の場合と比較して、素子の形成された領域とパッド電極１８が形成された領域が第１、第２、第３コンタクトホールに埋め込まれた第１、第２接続導体８，１１および第３メタル配線層の一部で分断されている。
したがって、この構造では、パッド電極１８下の第１、第２、第３層間絶縁膜５，９，１３が、第１、第２、第３コンタクトホールに埋め込まれた第１、第２接続導体８，１１および第３メタル配線層の一部と、第１、第２、第３コンタクトホールの上下で接続する各メタル配線層８、１２、１５により囲まれている。このため、仮に、ボンディング等の外部衝撃によりパッド電極１８直下の層間絶縁膜５，９、１３にクラックが発生した場合でも、素子の信頼性に影響を及ぼす水分や不純物イオン等は、パッド電極１８の第３メタル配線層１５と下層の第１、第２メタル配線層８、１２に相互接続した第１、第２、第３コンタクトホール６、１１，１４内のメタル層（第１、第２接続導体７、１１）によりパッド電極１８が囲まれているので、図示しない素子領域内部への侵入が遮断され、素子の長期信頼性が確保される。
また、本実施例では、コンタクトホールを各々の直上、直下に縦積みしたスタック構造で説明したが、各々のコンタクトホールの位置はズレをもたせた配置にしたとしても、本特許が有するパッド電極構造の効果を低下させる要因ではないため、必ずしも図１のように第１コンタクトホール６（または第１接続導体７）と第２コンタクトホール１０（または第２接続導体１１）と第３コンタクトホール１４がそれぞれ上方向に一直線に配置されるスタック構造である必要はない。
また、本実施例では２層の電極配線層について説明したが、１層または３層以上の多層の電極配線層であっても本発明は適用できる。
図２は、この発明の第２実施例で半導体装置の要部平面図である。この要部平面図は図１（ａ）に相当する平面図である。
この実施例では、本発明の第１実施例に対し、ライン状の第１、第２、第３コンタクトホール６、１０、１４の四隅に丸みをもたせたラウンド形状（Ｂ部）としている。このような構造とすることで、使用中の温度変化によって熱膨張係数の異なる膜材料間で発生する応力がコンタクトホールの四隅に集中する現象を分散させることが可能となる。
また、この実施例では、コンタクトホールについてのみ説明したが、コンタクトホール内の接続導体７，１１と接続する第１、第２メタル配線層８，１２についても同様であり、これらのメタル配線層の四隅に丸みをもたせたラウンド形状とすることにより、応力の集中が低減されるため、同等の効果を得ることができる。
この発明の第１実施例で半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＡ−Ａ線で切断した要部断面図 この発明の第２実施例で半導体装置の要部平面図 従来のパッド電極構造であり、（ａ）は要部平面図、（ｂ）は（ａ）のＡ−Ａ線で切断した要部断面図 別の従来のパッド電極構造であり、（ａ）は要部平面図、（ｂ）は（ａ）のＡ−Ａ線で切断した要部断面図 別の従来のパッド電極構造であり、（ａ）は要部平面図、（ｂ）は（ａ）のＡ−Ａ線で切断した要部断面図 別の従来のパッド電極構造であり、（ａ）は要部平面図、（ｂ）は（ａ）のＡ−Ａ線で切断した要部断面図 別の従来のパッド電極構造であり、（ａ）は要部平面図、（ｂ）は（ａ）のＡ−Ａ線で切断した要部断面図 ボンディングワイヤを接続したパッド電極部の要部断面図で、（ａ）はコンタクトホールが微細の場合の図、（ａ）コンタクトホールが大きい場合の図
符号の説明
１ 半導体基板
２ 絶縁膜
３ ポリシリコン層
４ ポリサイド層
５ 第１層間絶縁膜
６ 第１コンタクトホール
７ 第１接続導体
８ 第１メタル配線層
９ 第２層間絶縁膜
１０ 第２コンタクトホール
１１ 第２接続導体
１２ 第２メタル配線層
１３ 第３層間絶縁膜
１４ 第３コンタクトホール
１５ 第３メタル配線層
１６ 保護膜
１７ パッド開口部
１８ パッド電極

Claims (8)

  1. 半導体基板上に形成されたパッド電極と該パッド電極と接続導体で接続される電極配線とを有する半導体装置において、
    半導体基板上に形成された絶縁膜と、該絶縁膜上に形成された導電膜と、該導電膜上に形成された第１層間絶縁膜と、該第１層間絶縁膜に形成された第１開口部と、該第１開口部を充填し前記導電膜と下端が接続する第１接続導体と、該第１接続導体の上端と接続し前記第１層間絶縁膜上に形成された第１電極配線と、該第１電極配線上と前記第１層間絶縁膜上に形成された第２層間絶縁膜と、該第２層間絶縁膜に形成された第２開口部と、該第２開口部を充填し前記第１電極配線と下端が接続する第２接続導体と、該第２接続導体の上端と接続し前記第２層間絶縁膜上に形成された第２電極配線と、該第２電極配線上に形成された保護膜と、該保護膜を選択的に開口し前記第２電極配線を露出したパッド電極とを有し、
    前記第１開口後部部、前記第１電極配線、前記第１接続導体および前記第２接続導体が、前記保護膜の開口部直下の前記第１層間絶縁膜および前記第２層間絶縁膜を取り囲むように平面形状が閉ループ状に配置されていることを特徴とする半導体装置。
  2. 前記第１層間絶縁膜、前記第１接続導体および前記第１電極配線がこの順に繰り返し形成されることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１導体と前記第１電極配線とが一体に形成されたものであることを特徴とする請求項１に記載の半導体装置。
  4. 前記第２接続導体と前記第２電極配線とが一体に形成されたものであることを特徴とする請求項1〜３のいずれか一項に記載の半導体装置。
  5. 半導体基板上に形成されたパッド電極と該パッド電極と接続導体で接続される積層電極配線とを有する半導体装置において、
    半導体基板上に形成された絶縁膜と、該絶縁膜上に形成された導電膜と、該導電膜上に形成された第１層間絶縁膜と、該第１層間絶縁膜に形成した第１開口部と、該第１開口部を充填し前記導電膜と下端が接続する第１接続導体と、該第１接続導体の上端と接続し前記第１層間絶縁膜上に形成された第１電極配線と、該第１電極配線上に形成された第２層間絶縁膜と、該第２層間絶縁膜に形成された第２開口部と、該第２開口部を充填し前記導電膜と下端が接続する第２接続導体と、該第２接続導体の上端と接続し前記第２層間絶縁膜上に形成された第２電極配線と、該第２電極配線上に形成された第３層間絶縁膜と、該第３層間絶縁膜に形成された第３開口部と、該第３開口部を充填し前記導電膜と下端が接続する第３接続導体と、該第３接続導体の上端と接続し前記第３層間絶縁膜上に形成された第３電極配線と、該第３電極配線上に形成された保護膜と、該保護膜を選択的に開口し前記第３電極配線を露出したパッド電極とを有し、
    前記第１開口部、前記第２開口部、前記第１電極配線、前記第２電極配線、前記第１接続導体、前記第２接続導体および前記第３接続導体が前記保護膜の開口部直下の前記第１、第２、第３層間絶縁膜を取り囲むように平面形状が閉ループ状に配置されていることを特徴とする半導体装置。
  6. 前記第１導体と前記第１電極配線とが一体に形成されたものであることを特徴とする請求項１に記載の半導体装置。
  7. 前記第２接続導体と前記第２電極配線とが一体に形成されたものであることを特徴とする請求項５または６のいずれか一項に記載の半導体装置。
  8. 前記第３接続導体と前記第３電極配線とが一体に形成されたものであることを特徴とする請求項５〜７のいずれか一項に記載の半導体装置。
JP2006032410A 2006-02-09 2006-02-09 半導体装置 Withdrawn JP2007214349A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006032410A JP2007214349A (ja) 2006-02-09 2006-02-09 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006032410A JP2007214349A (ja) 2006-02-09 2006-02-09 半導体装置

Publications (1)

Publication Number Publication Date
JP2007214349A true JP2007214349A (ja) 2007-08-23

Family

ID=38492513

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006032410A Withdrawn JP2007214349A (ja) 2006-02-09 2006-02-09 半導体装置

Country Status (1)

Country Link
JP (1) JP2007214349A (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009105160A (ja) * 2007-10-22 2009-05-14 Renesas Technology Corp 半導体装置
KR101003118B1 (ko) 2008-10-10 2010-12-21 주식회사 하이닉스반도체 반도체 집적 회로 장치의 패드 구조체
CN102136458A (zh) * 2011-02-24 2011-07-27 中颖电子股份有限公司 针对boac构架的改进结构
JP2012173481A (ja) * 2011-02-21 2012-09-10 Japan Display East Co Ltd 表示装置
JP2013175798A (ja) * 2013-06-14 2013-09-05 Renesas Electronics Corp 半導体装置
JP2014033105A (ja) * 2012-08-03 2014-02-20 Renesas Electronics Corp 半導体装置とその製造方法
JP2014072519A (ja) * 2012-09-28 2014-04-21 Taiwan Semiconductor Manufactuaring Co Ltd パッド構造
JP2018060879A (ja) * 2016-10-04 2018-04-12 ラピスセミコンダクタ株式会社 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05343466A (ja) * 1992-06-11 1993-12-24 Mitsubishi Electric Corp 半導体装置のパッド構造
JPH08213422A (ja) * 1995-02-07 1996-08-20 Mitsubishi Electric Corp 半導体装置およびそのボンディングパッド構造
JPH1064945A (ja) * 1996-08-20 1998-03-06 Seiko Epson Corp 半導体装置およびその製造方法
JP2005347623A (ja) * 2004-06-04 2005-12-15 Seiko Epson Corp 半導体装置の製造方法
JP2007019128A (ja) * 2005-07-06 2007-01-25 Sony Corp 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05343466A (ja) * 1992-06-11 1993-12-24 Mitsubishi Electric Corp 半導体装置のパッド構造
JPH08213422A (ja) * 1995-02-07 1996-08-20 Mitsubishi Electric Corp 半導体装置およびそのボンディングパッド構造
JPH1064945A (ja) * 1996-08-20 1998-03-06 Seiko Epson Corp 半導体装置およびその製造方法
JP2005347623A (ja) * 2004-06-04 2005-12-15 Seiko Epson Corp 半導体装置の製造方法
JP2007019128A (ja) * 2005-07-06 2007-01-25 Sony Corp 半導体装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009105160A (ja) * 2007-10-22 2009-05-14 Renesas Technology Corp 半導体装置
KR101003118B1 (ko) 2008-10-10 2010-12-21 주식회사 하이닉스반도체 반도체 집적 회로 장치의 패드 구조체
US8164195B2 (en) 2008-10-10 2012-04-24 Hynix Semiconductor, Inc. Pad structure of semiconductor integrated circuit apparatus
JP2012173481A (ja) * 2011-02-21 2012-09-10 Japan Display East Co Ltd 表示装置
CN102136458A (zh) * 2011-02-24 2011-07-27 中颖电子股份有限公司 针对boac构架的改进结构
JP2014033105A (ja) * 2012-08-03 2014-02-20 Renesas Electronics Corp 半導体装置とその製造方法
JP2014072519A (ja) * 2012-09-28 2014-04-21 Taiwan Semiconductor Manufactuaring Co Ltd パッド構造
JP2013175798A (ja) * 2013-06-14 2013-09-05 Renesas Electronics Corp 半導体装置
JP2018060879A (ja) * 2016-10-04 2018-04-12 ラピスセミコンダクタ株式会社 半導体装置

Similar Documents

Publication Publication Date Title
US6897570B2 (en) Semiconductor device and method of manufacturing same
KR100412179B1 (ko) 반도체 장치
KR960002092B1 (ko) 반도체장치
US6441467B2 (en) Semiconductor device having active element connected to an electrode metal pad via a barrier metal layer and interlayer insulating film
JP3482779B2 (ja) 半導体装置およびその製造方法
JP4373866B2 (ja) 半導体装置の製造方法
JP2916326B2 (ja) 半導体装置のパッド構造
US6747355B2 (en) Semiconductor device and method for manufacturing the same
JP2007214349A (ja) 半導体装置
JP4360881B2 (ja) 多層配線を含む半導体装置およびその製造方法
JPH08293523A (ja) 半導体装置およびその製造方法
JPH11186320A (ja) 多層パッドを具備した半導体素子及びその製造方法
US6696357B2 (en) Method for manufacturing semiconductor integrated circuit devices using a conductive layer to prevent peeling between a bonding pad and an underlying insulating film
JP2011146563A (ja) 半導体装置
JP2012146720A (ja) 半導体装置およびその製造方法
US20120013010A1 (en) Bonding pad for anti-peeling property and method for fabricating the same
JP3961335B2 (ja) 半導体集積回路装置
JP2008300674A (ja) 半導体装置
JP2964999B2 (ja) 半導体装置及びその製造方法
JP4675146B2 (ja) 半導体装置
JP2002222811A (ja) 半導体装置およびその製造方法
JP2009176833A (ja) 半導体装置とその製造方法
JP5324121B2 (ja) 半導体装置の製造方法
KR101589690B1 (ko) 반도체 소자의 본딩 패드 및 그의 제조방법
US20030160327A1 (en) Semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081211

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20081216

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20090219

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20091112

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101130

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20110127