JP2018060879A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2018060879A
JP2018060879A JP2016196234A JP2016196234A JP2018060879A JP 2018060879 A JP2018060879 A JP 2018060879A JP 2016196234 A JP2016196234 A JP 2016196234A JP 2016196234 A JP2016196234 A JP 2016196234A JP 2018060879 A JP2018060879 A JP 2018060879A
Authority
JP
Japan
Prior art keywords
semiconductor device
film
conductive film
recesses
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016196234A
Other languages
English (en)
Inventor
智子 米倉
Tomoko Yonekura
智子 米倉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Lapis Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lapis Semiconductor Co Ltd filed Critical Lapis Semiconductor Co Ltd
Priority to JP2016196234A priority Critical patent/JP2018060879A/ja
Priority to CN201710919363.9A priority patent/CN107895689B/zh
Priority to US15/724,018 priority patent/US10229980B2/en
Publication of JP2018060879A publication Critical patent/JP2018060879A/ja
Priority to US16/282,810 priority patent/US10714584B2/en
Priority to JP2021099214A priority patent/JP7179916B2/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/16—Coating processes; Apparatus therefor
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2022—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/42—Stripping or agents therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/0382—Applying permanent coating, e.g. in-situ coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Pressure Sensors (AREA)

Abstract

【課題】保護膜の残渣の発生を抑制することができる半導体装置を提供する。
【解決手段】半導体装置は、半導体基板と、半導体基板の表面を覆い、互いに平行に配置された複数の凹部を表面に有する導電膜と、複数の凹部に対して０°よりも大であり且つ９０°よりも小である角度をなす辺を備えた開口部において導電膜を部分的に露出させるように導電膜の表面を覆う保護膜と、を含む。
【選択図】図６Ａ

Description

本発明は、半導体装置に関する。
パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）等のパワー半導体を構成する半導体装置においては、半導体装置の最表面にポリイミド等の絶縁体で構成される保護膜が設けられている。
保護膜として機能するポリイミド膜のパターニングに関する技術として、例えば特許文献１には、基板上にポリイミド膜を形成する工程と、レジスト膜をポリイミド膜上に形成する工程と、レジスト膜を露光した後、現像液を用いてレジスト膜を現像してレジストパターンを形成する工程と、レジストパターンをマスクとしてレジスト膜の現像液によってポリイミド膜をエッチングする工程とを有するポリイミド膜のパターニング方法が記載されている。
特許文献２には、ポリイミド前駆体樹脂およびポジレジストを現像及びエッチングによりパターン加工した後に、ポジレジストを残した状態で熱処理によってポリイミド前駆体樹脂を硬化させ、その後、ポジレジストおよびポリイミドのエッチング残渣を、ポジレジストをマスクとして用いたドライエッチングにより除去する半導体装置の製造方法が記載されている。
特開平９−１２９５８９号公報 特開平９−１７７７７号公報
パワーＭＯＳＦＥＴやＩＧＢＴ等のパワー半導体は、半導体基板の表面に互いに平行に配置された直線状に伸びる複数のゲートと、複数のゲートを埋設するように半導体基板の表面を覆う導電膜と、導電膜を部分的に露出させる開口部を有するポリイミド等の絶縁体で構成される保護膜と、を含んで構成される。このような半導体装置においては、半導体基板の表面に互いに平行に配置された直線状に伸びる複数のゲートが設けられることによって半導体基板上に凹凸が生じ、この凹凸に起因して導電膜の表面には複数のゲートの伸びる方向に沿って直線状に伸びる複数の凹部（溝）が形成される。保護膜は、この複数の凹部（溝）を有する導電膜の表面にポリイミド等の樹脂を塗布することによって成膜され、その後、フォトリソグラフィー技術を用いて保護膜に開口部が形成される。この開口部は、開口部に応じたパターンのレジストマスクを保護膜の表面に形成し、このレジストマスクを介して保護膜をエッチングすることにより形成される。なお、保護膜のエッチャントとしてレジストマスクの現像液を使用することが可能である。保護膜の開口部の典型的な形状は、複数のゲートの伸びる方向、すなわち、導電膜の表面に形成された複数の凹部の伸びる方向と平行な辺を含む正方形または長方形である。
しかしながら、このような構造の半導体装置においては、保護膜の熱硬化処理が完了した段階で、ひも状を呈する保護膜の残渣が、保護膜の開口部において露出した導電膜の表面に残ることが本発明者によって発見された。保護膜の開口部において露出した導電膜の表面には、ワイヤがボンディングされる場合があり、導電膜の表面に保護膜の残渣が付着していると、ワイヤのボンディング不良が発生するおそれがある。また、導電膜の表面に外部接続端子が形成される場合があり、導電膜の表面に保護膜の残渣が付着していると、導電膜と外部接続端子との接続不良が発生するおそれがある。
本発明は、上記の点に鑑みてなされたものであり、保護膜の残渣の発生を抑制することができる半導体装置を提供することを目的とする。
本発明に係る半導体装置は、半導体基板と、前記半導体基板の表面を覆い、互いに平行に配置された直線状の複数の凹部を表面に有する導電膜と、前記導電膜の表面を覆い、前記複数の凹部に対して０°よりも大であり且つ９０°よりも小である角度をなす辺を備え且つ前記導電膜を部分的に露出させる開口部を有する保護膜と、を含む。
本発明に係る他の半導体装置は、半導体基板と、前記半導体基板の表面を覆い、互いに平行に配置された直線状の複数の凹部を表面に有する導電膜と、前記導電膜の表面を覆い、前記複数の凹部の少なくとも１つと繰り返し交差するように蛇行しつつ前記複数の凹部に沿った辺を備えた開口部を有する保護膜と、を含む。
本発明によれば、保護膜の残渣の発生を抑制することが可能となる。
比較例に係る半導体装置の構成を示す平面図である。 図１Ａにおける１Ｂ−１Ｂ線に沿った断面図である。 保護膜の形成工程の一例を示す断面図である。 保護膜の形成工程の一例を示す断面図である。 保護膜の形成工程の一例を示す断面図である。 保護膜の形成工程の一例を示す断面図である。 保護膜の形成工程の一例を示す断面図である。 保護膜の形成が完了した比較例に係る半導体装置の表面の状態を示す平面図である。 図３Ａにおける領域Ａの拡大図である。 保護膜の形成工程の一例を示す断面図である。 保護膜の形成工程の一例を示す断面図である。 保護膜の形成工程の一例を示す断面図である。 保護膜の形成工程の一例を示す断面図である。 保護膜の形成工程の一例を示す断面図である。 ポリイミド膜のオーバーエッチング後における比較例に係る半導体装置の平面図である。 ポリイミド膜の熱硬化処理後における半導体装置の平面図である。 本発明の実施形態に係る半導体装置の構成を示す平面図である。 図６Ａにおいて破線で囲む領域Ｂの拡大図である。 本発明の他の実施形態に係る半導体装置の構成を示す平面図である。 図７Ａにおいて破線で囲む領域Ｃの拡大図である。 本発明の他の実施形態に係る半導体装置の構成を示す平面図である。 図８Ａにおいて破線で囲む領域Ｄの拡大図である。 本発明の実施形態に係る保護膜の開口部におけるジグザグパターンと、導電膜の表面に形成される凹部との相対的な位置関係を示す平面図である。 本発明の他の実施形態に係る半導体装置の構成を示す平面図である。 図１０Ａにおいて破線で囲む領域Ｅの拡大図である。 本発明の実施形態に係る保護膜の開口部における凹凸パターンと、導電膜の表面に形成される凹部との相対的な位置関係を示す平面図である。
本発明の実施形態に係る半導体装置について説明する前に比較例に係る半導体装置について説明する。図１Ａは比較例に係る半導体装置１Ｘの構成を示す平面図であり、図１Ｂは図１Ａにおける１Ｂ−１Ｂ線に沿った断面図である。
比較例に係る半導体装置１Ｘは、一例としてパワーＭＯＳＦＥＴを構成するものである。半導体装置１Ｘは、例えばｎ型のシリコンで構成される基板層１１と、基板層１１の不純物濃度よりも低い不純物濃度を有するｎ型のシリコンで構成されるエピタキシャル層１２と、を積層した半導体基板１０を有する。エピタキシャル層１２の表層部には、ｐ型の導電型を有する複数のベース領域１３が互いに一定の間隔を隔てて設けられている。
エピタキシャル層１２の表面には、ポリシリコンで構成される複数のゲート２０がゲート絶縁膜を介して設けられている。複数のゲート２０の各々は、互いに隣接するベース領域１３を跨ぐように設けられている。図１Ａに示すように、複数のゲート２０の各々は、半導体基板１０の表面を直線状に伸び且つ互いに平行となるように配置されている。各ゲート２０の上面および側面は、ＰＳＧ（Phosphorus Silicon Glass）等の絶縁体で構成される絶縁膜２１で覆われている。複数のベース領域１３の各々の内部のゲート２０の端部に対応する位置にｎ型のソース領域１４が設けられている。
半導体基板１０の外周部には、ＳｉＯ２等の絶縁体で構成されるフィールド酸化膜１８が設けられ、フィールド酸化膜１８の表面には、ポリシリコンで構成されるガードリング２２が設けられている。ガードリング２２は、半導体基板１０の外縁に沿った矩形環状のパターンを有する。フィールド酸化膜１８の表面は、絶縁膜２１で覆われており、ガードリング２２は、絶縁膜２１内に埋設されている。エピタキシャル層１２の外周部には、所望の耐圧を得るためのｐ型の拡散領域１５、不純物濃度が比較的低いｎ型の拡散領域１６、拡散領域１６内に設けられた不純物濃度が比較的高いｎ型の拡散領域１７が設けられている。半導体基板１０の裏面にはドレイン電極を構成する裏面電極１９が設けられている。
半導体基板１０の表面は、ソース電極を構成する導電膜３０で覆われている。導電膜３０は、複数の金属膜を積層した積層膜で構成されていてもよく、一例として、Ｔｉ／ＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＮを順次積層した積層膜で構成されていてもよい。ゲート２０は、導電膜３０内に埋設されるが、絶縁膜２１によって導電膜３０から絶縁されている。ここで、複数のゲート２０が半導体基板１０上に設けられたことによって、半導体基板１０の表面に凹凸が生じる。導電膜３０の表面には、半導体基板１０の表面に生じた凹凸に起因して、複数のゲート２０の伸びる方向に沿って直線状に伸びる複数の凹部（溝）３１が形成される。なお、図１Ａにおいて、導電膜３０の図示が省略されているが、導電膜３０の表面に形成される凹部３１は、互いに隣接するゲート２０同士の間に対応する位置に形成され、ゲート２０の伸びる方向と平行な方向に伸びている。
導電膜３０の表面は、ポリイミド等の絶縁体で構成される保護膜４０で覆われている。保護膜４０は、半導体装置１Ｘへの水分の侵入を抑制する役割および半導体装置１Ｘに加わる衝撃を緩和する役割等を担う。保護膜４０は、導電膜３０をその表面に形成された凹部３１とともに部分的に露出させる開口部４１を有している。開口部４１において露出した導電膜３０の露出部に対してワイヤ等の電気的接続部材が接続される。
図１Ａには、保護膜４０の開口端４１Ｅが破線で示されており、開口端４１Ｅの内側において導電膜３０が露出している。比較例に係る半導体装置１Ｘにおいては、図１Ａに示すように、保護膜４０の開口部４１の形状は、ゲート２０の伸びる方向（すなわち、導電膜３０の表面に形成された凹部３１の伸びる方向）と平行な辺を含む正方形または長方形とされている。
以下に、保護膜４０を形成する方法について説明する。図２Ａ〜図２Ｅは、保護膜４０の形成工程の一例を示す断面図である。
半導体基板１０の表面に導電膜３０を形成した後、スピンコート法を用いて保護膜４０の材料であるポリイミド樹脂を導電膜３０の表面に塗布することより、導電膜３０の表面に厚さ１μｍ〜３μｍ程度のポリイミド膜４０ａを形成する。なお、ポリイミド樹脂の塗布前に、半導体基板１０上の水分を除去するために、半導体基板１０に対して温度３５０℃、３０分程度の熱処理を行ってもよい。ポリイミド膜４０ａの形成後に例えば１６０℃、６０秒の熱処理によってポリイミド膜４０ａを乾燥させる。次に、ポリイミド膜４０ａの表面に厚さ１μｍ〜３μｍ程度のレジスト膜５０を形成し、レジスト膜５０の、ポリイミド膜４０ａの開口部の形成位置に対応する部分を露光する（図２Ａ）。
次に、現像液を用いてレジスト膜５０を現像する。ポリイミド膜４０ａは、現像液に溶解するため、レジスト膜５０の現像処理においてポリイミド膜４０ａがエッチングされる。現像液によるポリイミド膜４０ａのエッチングは等方性エッチングである（図２Ｂ）。図２Ｂに示す状態は、ポリイミド膜４０ａのエッチングされた部分が導電膜３０に達していない、ハーフエッチング状態である。
現像液によるポリイミド膜４０ａのエッチングが進行すると、開口部４１において導電膜３０の表面が露出したジャストエッチング状態となる（図２Ｃ）。ジャストエッチング状態においては、導電膜３０の表面に形成された凹部３１内においてポリイミド膜４０ａが残留している。
ジャストエッチング状態からさらにエッチングを進行させるオーバーエッチングを行うことで、導電膜３０の凹部３１の中に残留するポリイミド膜４０ａが除去される（図２Ｄ）。オーバーエッチングの時間は、例えば、ポリイミド膜４０ａのエッチングレートのバラツキ等を考慮して決定される。ポリイミド膜４０ａのエッチングは等方的に進行するため、ポリイミド膜４０ａの開口端は、ジャストエッチング状態からさらに外側に移動する。
ポリイミド膜４０ａのオーバーエッチングが完了した後、剥離液を用いてレジスト膜５０を除去する。なお、ポリイミド膜４０ａは、レジスト膜５０を除去するための剥離液には溶解しない。その後、１６５℃、３０分程度の熱処理によってポリイミド膜４０ａを硬化させる（図２Ｅ）。以上の工程を経ることによって開口部４１を有する保護膜４０の形成が完了する。
図３Ａは、保護膜４０を硬化する工程まで完了した比較例に係る半導体装置１Ｘの表面の状態を示す平面図であり、図３Ｂは、図３Ａにおける領域Ａの拡大図である。比較例に係る半導体装置１Ｘにおいては、保護膜４０の開口部４１の外縁を画定する開口端（図３Ａおよび図３Ｂにおいて破線で示されている）の近傍に、ひも状を呈する保護膜４０の残渣４２が残る場合がある。保護膜４０の開口部４１において露出する導電膜３０の表面に、保護膜４０の残渣４２が付着していると、導電膜３０の露出部に接続されるワイヤのボンディング不良が発生するおそれがある。また、導電膜３０の表面に外部接続端子が形成される場合があり、保護膜４０の開口部４１において露出する導電膜３０の表面に保護膜４０の残渣４２が付着していると、導電膜３０と外部接続端子との接続不良が発生するおそれがある。
本発明者は、比較例に係る半導体装置１Ｘにおいて、保護膜４０の硬化後に、ひも状の残渣４２が発生するメカニズムを特定した。以下、本発明者が特定したひも状の残渣４２の発生メカニズムについて説明する。
ひも状の残渣４２は、例えば、レジスト膜５０を部分的に露光するときに用いられるフォトマスクの合わせずれ等に起因して、レジスト膜５０の露光領域が、本来露光されるべき領域からシフトした場合に生じ易くなる。図４Ａ〜図４Ｅは、レジスト膜５０の露光領域が本来露光されるべき領域からシフトした場合における、保護膜４０の形成工程を示す断面図であり、それぞれ、図２Ａ〜図２Ｅに対応する。すなわち、図４Ａは、レジスト膜５０を部分的に露光する工程を示し、図４Ｂは、レジスト膜５０を現像し、ポリイミド膜４０ａをハーフエッチングする工程を示す。図４Ｃは、ポリイミド膜４０ａをジャストエッチングする工程を示し、図４Ｄは、ポリイミド膜４０ａをオーバーエッチングする工程を示す。図４Ｅは、レジスト膜５０を除去し、ポリイミド膜４０ａを熱硬化する工程を示す。
図４Ａに示すレジスト膜５０を部分的に露光する工程において、フォトマスクのずれ等に起因して、レジスト膜５０の露光領域が本来露光されるべき領域から導電膜３０の凹部３１の伸びる方向に対して交差する方向にシフトした場合、図４Ｄに示すポリイミド膜４０ａをオーバーエッチングする工程において、ポリイミド膜４０ａ（保護膜４０）の開口端４１Ｅの底部が、導電膜３０の表面に形成された凹部３１に近接する場合がある。ポリイミド膜４０ａのエッチングは等方的に進行するため、ポリイミド膜４０ａ（保護膜４０）の開口端４１Ｅの底部に近接する、導電膜３０の凹部３１の中に侵入したポリイミド膜４０ａには十分なオーバーエッチングがかからず、導電膜３０の凹部３１内に残渣４２として残留したままとなる。図５Ａは、図４Ａに対応する比較例に係る半導体装置１Ｘの平面図である。
図４Ｅに示すポリイミド膜４０ａを熱硬化する工程において、導電膜３０の凹部３１内に残留するポリイミド膜４０ａの残渣４２が熱収縮すると、導電膜３０の凹部３１内の残渣４２は、凹部３１内から剥離し、ひも状の残渣４２として導電膜３０の表面に残留する。図５Ｂは、図４Ｅに対応する比較例に係る半導体装置１Ｘの平面図である。
なお、上記の説明では、ひも状の残渣４２が発生する原因として、フォトマスクの合わせずれ等に起因するレジスト膜５０の露光領域のシフトを例示したが、これに限定されない。例えば、レジスト膜５０の露光領域の拡大または縮小によってポリイミド膜４０ａの開口端４１Ｅの位置が本来の位置からずれたことにより、オーバーエッチング後におけるポリイミド膜４０ａの開口端４１Ｅの位置が本来の位置からずれた場合にもひも状の残渣４２が発生する場合がある。また、ポリイミド膜４０ａに対する現像液のエッチングレートが変動したことにより、オーバーエッチング後におけるポリイミド膜４０ａの開口端４１Ｅの位置が本来の位置からずれた場合にもひも状の残渣４２が発生する場合がある。
以下に、本発明の実施形態に係る半導体装置について図面を参照しつつ説明する。なお、各図面において、上記した比較例に係る半導体装置１Ｘと同一または対応する構成要素および部分には、同一の参照符号を付与し、重複する説明は省略する。
［第１の実施形態］
図６Ａは、本発明の第１の実施形態に係る半導体装置１の構成を示す平面図であり、図６Ｂは、図６Ａにおいて破線で囲む領域Ｂの拡大図である。半導体装置１は、保護膜４０の開口部４１の形状が、比較例に係る半導体装置１Ｘと異なり、それ以外の構成は、比較例に係る半導体装置１Ｘと同様である。すなわち、半導体装置１は、一例としてパワーＭＯＳＦＥＴを構成するものであり、その断面構造は、図１Ｂに示される比較例に係る半導体装置１Ｘと同様である。また、半導体装置１において、保護膜４０を形成する方法は、比較例に係る半導体装置１Ｘと同様であり、ポリイミド膜４０ａの表面にレジスト膜５０を形成し、レジスト膜５０を部分的に露光する工程（図２Ａ参照）、レジスト膜５０を現像し、ポリイミド膜４０ａをハーフエッチングする工程（図２Ｂ参照）、ポリイミド膜４０ａをジャストエッチングする工程（図２Ｃ参照）、ポリイミド膜４０ａをオーバーエッチングする工程（図２Ｄ参照）、レジスト膜５０を除去し、ポリイミド膜４０ａを熱硬化する工程（図２Ｅ参照）を含む。なお、図６Ａおよび図６Ｂにおいて、導電膜３０の図示が省略されているが、導電膜３０は、ゲート２０を覆うように半導体基板１０の表面に形成されている。また、導電膜３０の表面に形成される凹部３１は、互いに隣接するゲート２０同士の間に対応する位置に形成され、ゲート２０の伸びる方向と平行な方向に伸びている。また、図６Ａおよび図６Ｂにおいて、保護膜４０については、開口部４１の外縁である開口端４１Ｅのみが示されているが、保護膜４０は、比較例に係る半導体装置１Ｘと同様、開口部４１において導電膜３０を部分的に露出させるように導電膜３０の表面を覆っている。
半導体装置１において、保護膜４０（ポリイミド膜４０ａ）の開口部４１の形状は、導電膜３０の凹部３１の伸びる方向（すなわち、ゲート２０の伸びる方向）に対して斜め方向に傾いた辺ａ１および辺ａ３と、導電膜３０の凹部３１の伸びる方向に対して直交する辺ａ２および辺ａ４を有する四角形である。すなわち、保護膜４０（ポリイミド膜４０ａ）の開口端４１Ｅは、辺ａ１〜ａ４によって構成されている。導電膜３０の凹部３１の伸びる方向（すなわち、ゲート２０の伸びる方向）と辺ａ１とのなす角θは、０°＜θ＜９０°である。凹部３１の伸びる方向と辺ａ３とのなす角についても同様であり、辺ａ１と辺ａ３は平行であってもよい。このように、半導体装置１において、保護膜４０（ポリイミド膜４０ａ）の開口部４１は、導電膜３０の凹部３１の伸びる方向（すなわち、ゲート２０の伸びる方向）と平行な辺を有しない。
図６Ｂにおいて、保護膜４０（ポリイミド膜４０ａ）の開口端４１Ｅの正規の位置が破線で示され、正規の位置に対してずれが生じた場合の保護膜４０（ポリイミド膜４０ａ）の開口端４１Ｅの位置が実線で示されている。図６Ｂに示すように、半導体装置１においては、保護膜４０（ポリイミド膜４０ａ）の開口端４１Ｅの位置が正規の位置からずれた場合に、導電膜３０の凹部３１の伸びる方向（すなわち、ゲート２０の伸びる方向）に対して斜め方向に傾いた開口部４１の辺ａ１と、導電膜３０の凹部３１の伸びる方向に対して直交する開口部４１の辺ａ２とが交差する角部Ｐ１の近傍に保護膜４０（ポリイミド膜４０ａ）の残渣４２が生じる場合がある。同様に、開口部４１の辺ａ３と辺ａ４とが交差する角部の近傍にも保護膜４０の残渣４２が生じる場合がある。
しかしながら、辺ａ１および辺ａ３が、導電膜３０の凹部３１の伸びる方向（すなわち、ゲート２０の伸びる方向）に対して斜め方向に傾いていることにより、辺ａ１および辺ａ３によって導電膜３０の凹部３１が分断され、いずれの部位に生じる残渣４２も、その長さは、比較例に係る半導体装置１Ｘにおいて生じる残渣４２の長さよりも短くなる。このように、残渣４２の長さが短くなることにより、保護膜４０（ポリイミド膜４０ａ）の熱硬化時における残渣４２の収縮量が小さくなる。また、本実施形態に係る半導体装置１によれば、残渣４２の両端は、開口部４１の外側において、保護膜（ポリイミド膜４０ａ）に接続される。従って、残渣４２が、導電膜３０の凹部（溝）３１から剥離してひも状となるリスクが小さくなる。残渣４２が、導電膜３０の凹部３１内に残留している限り、上記したワイヤのボンディング不良等の問題が生じることはない。更に、辺ａ１および辺ａ３が、導電膜３０の凹部３１の伸びる方向（すなわち、ゲート２０の伸びる方向）に対して斜め方向に傾いていることにより、角部Ｐ１の近傍に配置された導電膜３０の凹部３１の両側から現像液が侵入しやすくなり、残渣４２の除去が促進される。
[第２の実施形態]
図７Ａは、本発明の第２の実施形態に係る半導体装置１Ａの構成を示す平面図であり、図７Ｂは、図７Ａにおいて破線で囲む領域Ｃの拡大図である。半導体装置１Ａは、保護膜４０の開口部４１の形状が、比較例に係る半導体装置１Ｘおよび第１の実施形態に係る半導体装置１と異なり、それ以外の構成は、比較例に係る半導体装置１Ｘおよび第１の実施形態に係る半導体装置１と同様である。また、半導体装置１Ａにおいて、保護膜４０を形成する方法は、上記した比較例に係る半導体装置１Ｘおよび第１の実施形態に係る半導体装置１と同様である。なお、図７Ａおよび図７Ｂにおいて、導電膜３０の図示が省略されているが、導電膜３０は、ゲート２０を覆うように半導体基板１０の表面に形成されている。また、導電膜３０の表面に形成される凹部３１は、互いに隣接するゲート２０同士の間に対応する位置に形成され、ゲート２０の伸びる方向と平行な方向に伸びている。また、図７Ａおよび図７Ｂにおいて、保護膜４０については、開口部４１の外縁である開口端４１Ｅのみが示されているが、保護膜４０は、比較例に係る半導体装置１Ｘと同様、開口部４１において導電膜３０を部分的に露出させるように導電膜３０の表面を覆っている。
半導体装置１Ａにおいて、保護膜４０（ポリイミド膜４０ａ）の開口部４１の形状は、導電膜３０の凹部３１の伸びる方向（すなわち、ゲート２０の伸びる方向）に対して斜め方向に傾いた辺ａ１、ａ２、ａ３およびａ４を有する四角形である。すなわち、保護膜４０（ポリイミド膜４０ａ）の開口端４１Ｅは、辺ａ１〜辺ａ４によって構成されている。導電膜３０の凹部３１の伸びる方向（すなわち、ゲート２０の伸びる方向）と辺ａ１とのなす角θ１および凹部３１の伸びる方向と辺ａ２とのなす角θ２は、それぞれ、０°＜θ１＜９０°、０°＜θ２＜９０°である。凹部３１の伸びる方向と辺ａ３および辺ａ４とのなす角についても同様である。なおθ１＝θ２であってもよい。また、辺ａ１と辺ａ３とが平行であってもよく、辺ａ２と辺ａ４とが平行であってもよい。このように、半導体装置１Ａにおいて、保護膜４０（ポリイミド膜４０ａ）の開口部４１は、導電膜３０の凹部３１の伸びる方向（すなわち、ゲート２０の伸びる方向）と平行な辺を有しない。
図７Ｂにおいて、保護膜４０（ポリイミド膜４０ａ）の開口端４１Ｅの正規の位置が破線で示され、正規の位置に対してずれが生じた場合の保護膜４０（ポリイミド膜４０ａ）の開口端４１Ｅの位置が実線で示されている。図７Ｂに示すように、半導体装置１Ａにおいては、保護膜４０（ポリイミド膜４０ａ）の開口端４１Ｅの位置が正規の位置からずれた場合に、辺ａ１と辺ａ２とが交差する角部Ｐ２の近傍に、保護膜４０（ポリイミド膜４０ａ）の残渣４２が生じる場合がある。同様に、辺ａ３と辺ａ４とが交差する角部の近傍にも残渣４２が生じる場合がある。
しかしながら、開口部４１の辺ａ１〜ａ４が、それぞれ導電膜３０の凹部３１の伸びる方向（すなわち、ゲート２０の伸びる方向）に対して斜め方向に傾いていることにより、辺ａ１〜ａ４によって導電膜３０の凹部３１が分断され、いずれの部位に生じる残渣４２もその長さは、比較例に係る半導体装置１Ｘにおいて生じる残渣４２の長さよりも短くなる。このように、残渣４２の長さが短くなることにより、保護膜４０（ポリイミド膜４０ａ）の熱硬化時における残渣４２の収縮量が小さくなる。また、本実施形態に係る半導体装置１Ａによれば、残渣４２の両端は、開口部４１の外側において、保護膜（ポリイミド膜４０ａ）に接続される。従って、残渣４２が導電膜３０の凹部３１から剥離してひも状となるリスクが小さくなる。残渣４２が、導電膜３０の凹部３１内に残留している限り、上記したワイヤのボンディング不良等の問題が生じることはない。更に、辺ａ１〜辺ａ４が、導電膜３０の凹部３１の伸びる方向（すなわち、ゲート２０の伸びる方向）に対して斜め方向に傾いていることにより、角部Ｐ２の近傍に配置された導電膜３０の凹部３１の両側から現像液が侵入しやすくなり、残渣４２の除去が促進される。
［第３の実施形態］
図８Ａは、本発明の第３の実施形態に係る半導体装置１Ｂの構成を示す平面図であり、図８Ｂは、図８Ａにおいて破線で囲む領域Ｄの拡大図である。半導体装置１Ｂは、保護膜４０の開口部４１の形状が、比較例に係る半導体装置１Ｘおよび第１の実施形態に係る半導体装置１と異なり、それ以外の構成は、比較例に係る半導体装置１Ｘおよび第１の実施形態に係る半導体装置１と同様である。また、半導体装置１Ｂにおいて、保護膜４０を形成する方法は、上記した比較例に係る半導体装置１Ｘおよび第１の実施形態に係る半導体装置１と同様である。なお、図８Ａおよび図８Ｂにおいて、導電膜３０の図示が省略されているが、導電膜３０は、ゲート２０を覆うように半導体基板１０の表面に形成されている。また、導電膜３０の凹部３１は、互いに隣接するゲート２０同士の間に対応する位置に形成され、ゲート２０の伸びる方向と平行な方向に伸びている。また、図８Ａおよび図８Ｂにおいて、保護膜４０については、開口部４１の外縁である開口端４１Ｅのみが示されているが、保護膜４０は、比較例に係る半導体装置１Ｘと同様、開口部４１において導電膜３０を部分的に露出させるように導電膜３０の表面を覆っている。
半導体装置１Ｂにおいて、保護膜４０（ポリイミド膜４０ａ）の開口部４１は、導電膜３０の凹部３１のうちの少なくとも１つと繰り返し交差するように蛇行しつつ導電膜３０の凹部３１の伸びる方向（すなわち、ゲート２０の伸びる方向）に沿って伸びる辺ａ１および辺ａ３と、導電膜３０の凹部３１の伸びる方向（すなわちゲート２０の伸びる方向）に対して直交する辺ａ２および辺ａ４を有する。すなわち、保護膜４０（ポリイミド膜４０ａ）の開口端４１Ｅは、辺ａ１〜ａ４によって構成されている。半導体装置１Ｂにおいて、開口部４１の蛇行した辺ａ１および辺ａ３は、導電膜３０の凹部３１の伸びる方向（すなわち、ゲート２０の伸びる方向）と平行な部分を含まないジグザグパターンを有する。辺ａ１および辺ａ３におけるジグザグパターンを構成する各辺は、導電膜３０の凹部３１の伸びる方向（すなわち、ゲート２０の伸びる方向）に対して斜め方向に傾いている。
図８Ｂにおいて、保護膜４０（ポリイミド膜４０ａ）の開口端４１Ｅの正規の位置が破線で示され、正規の位置に対してずれが生じた場合の保護膜４０（ポリイミド膜４０ａ）の開口端４１Ｅの位置が実線で示されている。図８Ｂに示すように、半導体装置１Ｂにおいては、保護膜４０（ポリイミド膜４０ａ）の開口端４１Ｅの位置が正規の位置からずれた場合に、辺ａ１のジグザグパターンにおける外側の各屈曲部Ｚ１の近傍および内側の各屈曲部Ｚ２の近傍に、それぞれ、保護膜４０（ポリイミド膜４０ａ）の残渣４２が生じる場合がある。同様に、辺ａ１に対向する辺ａ３のジグザグパターンにおける各屈曲部の近傍にも保護膜４０（ポリイミド膜４０ａ）の残渣４２が生じる場合がある。
しかしながら、開口部４１の辺ａ１および辺ａ３がジグザグパターンを有することにより、ジグザグパターンによって導電膜３０の凹部３１が分断され、いずれの部位に生じる残渣４２もその長さは、比較例に係る半導体装置１Ｘにおいて生じる残渣４２の長さよりも短くなる。このように、残渣４２の長さが短くなることにより、保護膜４０（ポリイミド膜４０ａ）の熱硬化時における残渣４２の収縮量が小さくなる。また、本実施形態に係る半導体装置１Ｂによれば、残渣４２の両端は、開口部４１の外側において、保護膜（ポリイミド膜４０ａ）に接続される。従って、残渣４２が導電膜３０の凹部３１から剥離してひも状となるリスクが小さくなる。残渣４２が、導電膜３０の凹部３１内に残留している限り、上記したワイヤのボンディング不良等の問題が生じることはない。
図９は、保護膜４０の開口部４１の辺ａ１のジグザグパターンと、導電膜３０の凹部３１との相対的な位置関係を示す平面図である。辺ａ１のジグザグパターンにおける外側の屈曲部Ｚ１と導電膜３０の凹部３１との間の距離Ｗ２および辺ａ１のジグザグパターンにおける内側の屈曲部Ｚ２と導電膜３０の凹部３１との間の距離Ｗ３は、それぞれ、導電膜３０の凹部３１の幅Ｗ１の２倍以上であることが好ましい。すなわち、２Ｗ１＜Ｗ２、２Ｗ１＜Ｗ３であることが好ましい。辺ａ３のジグザグパターンと導電膜３０の凹部３１との相対的な位置関係についても同様である。辺ａ１および辺ａ３のジグザグパターンにおける各屈曲部と導電膜３０の凹部３１との間の距離Ｗ２およびＷ３を、それぞれ、導電膜３０の凹部３１の幅Ｗ１の２倍以上とすることで、ジグザグパターンの屈曲部Ｚ１およびＺ２の近傍に配置された導電膜３０の凹部３１の両側から現像液が侵入しやすくなり、残渣４２の除去が促進される。
なお、本実施形態では、保護膜４０の開口部の辺ａ１および辺ａ３が直線的に蛇行するジグザグパターンを例示したが、辺ａ１および辺ａ３が曲線的に蛇行するパターンを有していてもよい。
［第４の実施形態］
図１０Ａは、本発明の第４の実施形態に係る半導体装置１Ｃの構成を示す平面図であり、図１０Ｂは、図１０Ａにおいて破線で囲む領域Ｅの拡大図である。半導体装置１Ｃは、保護膜４０の開口部４１の形状が、比較例に係る半導体装置１Ｘおよび第１の実施形態に係る半導体装置１と異なり、それ以外の構成は、比較例に係る半導体装置１Ｘおよび第１の実施形態に係る半導体装置１と同様である。また、半導体装置１Ｃにおいて、保護膜４０を形成する方法は、上記した比較例に係る半導体装置１Ｘおよび第１の実施形態に係る半導体装置１と同様である。なお、図１０Ａおよび図１０Ｂにおいて、導電膜３０の図示が省略されているが、導電膜３０は、ゲート２０を覆うように半導体基板１０の表面に形成されている。また、導電膜３０の凹部３１は、互いに隣接するゲート２０同士の間に対応する位置に形成され、ゲート２０の伸びる方向と平行な方向に伸びている。また、図１０Ａおよび図１０Ｂにおいて、保護膜４０については、開口部４１の外縁である開口端４１Ｅのみが示されているが、保護膜４０は、比較例に係る半導体装置１Ｘと同様、開口部４１において導電膜３０を部分的に露出させるように導電膜３０の表面を覆っている。
半導体装置１Ｃにおいて、保護膜４０（ポリイミド膜４０ａ）の開口部４１は、導電膜３０の凹部３１のうちの少なくとも１つと繰り返し交差するように蛇行しつつ導電膜３０の凹部３１の伸びる方向（すなわち、ゲート２０の伸びる方向）に沿って伸びる辺ａ１および辺ａ３と、導電膜３０の凹部３１の伸びる方向（すなわちゲート２０の伸びる方向）に対して直交する辺ａ２および辺ａ４を有する。すなわち、保護膜４０（ポリイミド膜４０ａ）の開口端４１Ｅは、辺ａ１〜辺ａ４によって構成されている。
半導体装置１Ｃにおいて、保護膜４０（ポリイミド膜４０ａ）の開口部４１の蛇行した辺ａ１は、第１の部分ａ１１、第２の部分ａ１２、第３の部分ａ１３および第４の部分ａ１４からなる単位パターンを繰り返して構成される凹凸パターンを有する。第１の部分ａ１１は、導電膜３０の凹部３１の伸びる方向（すなわち、ゲート２０の伸びる方向）と平行な方向に伸びている。第２の部分ａ１２は、一端が第１の部分ａ１１に接続され且つ開口部４１の内側に向けて導電膜３０の凹部の伸びる方向と垂直な方向に伸びている。第３の部分ａ１３は、一端が第２の部分ａ１２の他端に接続され且つ導電膜３０の凹部３１の伸びる方向と平行な方向に伸びている。第４の部分ａ１４は、一端が第３の部分に接続され且つ開口部４１の外側に向けて導電膜３０の凹部３１の伸びる方向と垂直な方向に伸びている。辺ａ１に対向する辺ａ３も、辺ａ１と同様の凹凸パターンを有する。
図１０Ｂにおいて、保護膜４０（ポリイミド膜４０ａ）の開口端４１Ｅの正規の位置が破線で示され、正規の位置に対してずれが生じた場合の保護膜４０（ポリイミド膜４０ａ）の開口端４１Ｅの位置が実線で示されている。図１０Ｂに示すように、半導体装置１Ｃにおいては、保護膜４０（ポリイミド膜４０ａ）の開口端４１Ｅの位置が正規の位置からずれた場合に、辺ａ１の凹凸パターンにおける、導電膜３０の凹部３１の伸びる方向（すなわち、ゲート２０の伸びる方向）に平行な第１の部分ａ１１および第３の部分ａ１３の近傍に、それぞれ、保護膜４０（ポリイミド膜４０ａ）の残渣４２が生じる場合がある。同様に、辺ａ１に対向する辺ａ３の凹凸パターンにおける、導電膜３０の凹部３１の伸びる方向（すなわち、ゲート２０の伸びる方向）に平行な部分の近傍にも保護膜４０（ポリイミド膜４０ａ）の残渣４２が生じる場合がある。
しかしながら、保護膜４０の開口部４１の辺ａ１および辺ａ３が上記した凹凸パターンを有することにより、凹凸パターンによって導電膜３０の凹部３１が分断され、いずれの部位に生じる残渣４２もその長さは、比較例に係る半導体装置１Ｘにおいて生じる残渣４２の長さよりも短くなる。このように、残渣４２の長さが短くなることにより、保護膜４０（ポリイミド膜４０ａ）の熱硬化時における残渣４２の収縮量が小さくなる。また、本実施形態に係る半導体装置１Ｃによれば、残渣４２の両端は、開口部４１の外側において、保護膜（ポリイミド膜４０ａ）に接続される。従って、残渣４２が導電膜３０の凹部３１から剥離してひも状となるリスクが小さくなる。残渣４２が、導電膜３０の凹部３１内に残留している限り、上記したワイヤのボンディング不良等の問題が生じることはない。
図１１は、保護膜４０の開口部４１の辺ａ１の凹凸パターンと、導電膜３０の凹部３１との相対的な位置関係を示す平面図である。辺ａ１の第１の部分ａ１１と導電膜３０の凹部３１との間の距離Ｗ４および辺ａ１の第３の部分ａ１３と導電膜３０の凹部３１との間の距離Ｗ５は、それぞれ、導電膜３０の凹部３１の幅Ｗ１の２倍以上であることが好ましい。すなわち、２Ｗ１＜Ｗ４、２Ｗ１＜Ｗ５であることが好ましい。辺ａ３のジグザグパターンと導電膜３０の凹部３１との相対的な位置関係についても同様である。凹凸パターンにおける第１の部分ａ１１および第３の部分ａ１３と導電膜３０の凹部３１との間の距離Ｗ４およびＷ５を、それぞれ、導電膜３０の凹部３１の幅Ｗ１の２倍以上とすることで、凹凸パターンの第１の部分ａ１１および第３の部分ａ１３の近傍に配置された導電膜３０の凹部３１の両側から現像液が侵入しやすくなり、残渣４２の除去が促進される。
なお、上記の第１の実施形態〜第４の実施形態においては、半導体装置１、１Ａ、１Ｂ、１ＣがパワーＭＯＳＦＥＴである場合について例示したが、これに限定されるものではなく、例えばＩＧＢＴ等の他の半導体デバイスであってもよい。また、半導体基板１０の表面に形成されたゲートに起因して導電膜３０の表面に凹部３１が形成される場合を例示したが、導電膜３０の表面に形成される凹部３１は、ゲート以外の他の構造物に起因するものであってもよい。また、保護膜４０の材料としてポリイミドを使用する場合を例示したが、これに限定されるものではなく、保護膜４０は、ポリイミド以外の他の絶縁体で構成されていてもよい。
１、１Ａ、１Ｂ、１Ｃ 半導体装置
１０ 半導体基板
１１ 基板層
１２ エピタキシャル層
２０ ゲート
３０ 導電膜
３１ 凹部
４０ 保護膜
４１ 開口部
４１Ｅ 開口端
４２ 残渣

Claims (11)

  1. 半導体基板と、
    前記半導体基板の表面を覆い、互いに平行に配置された直線状の複数の凹部を表面に有する導電膜と、
    前記導電膜の表面を覆い、前記複数の凹部に対して０°よりも大であり且つ９０°よりも小である角度をなす辺を備え且つ前記導電膜を部分的に露出させる開口部を有する保護膜と、
    を含む半導体装置。
  2. 前記開口部の形状は、前記複数の凹部に対して０°よりも大であり且つ９０°よりも小である角度をなす互いに対向する２辺と、前記複数の凹部に対して垂直な互いに対向する他の２辺と、を有する四角形である
    請求項１に記載の半導体装置。
  3. 前記開口部の形状は、前記複数の凹部に対して０°よりも大であり且つ９０°よりも小である角度をなす互いに対向する２辺と、前記複数の凹部に対して０°よりも大であり且つ９０°よりも小である角度をなす他の２辺と、を有する四角形である
    請求項２に記載の半導体装置。
  4. 前記開口部は、前記複数の凹部の少なくとも１つと繰り返し交差するように蛇行しつつ前記複数の凹部に沿った辺を備えている
    請求項１に記載の半導体装置。
  5. 前記開口部の蛇行した辺は、前記複数の凹部に対して０°よりも大であり且つ９０°よりも小である角度をなす複数の辺からなるジグザグパターンを有する
    請求項４に記載の半導体装置。
  6. 半導体基板と、
    前記半導体基板の表面を覆い、互いに平行に配置された直線状の複数の凹部を表面に有する導電膜と、
    前記導電膜の表面を覆い、前記複数の凹部の少なくとも１つと繰り返し交差するように蛇行しつつ前記複数の凹部に沿った辺を備えた開口部を有する保護膜と、
    を含む半導体装置。
  7. 前記開口部の蛇行した辺は、前記複数の凹部と平行な第１の部分と、一端が前記第１の部分に接続され且つ前記開口部の内側に向かう前記複数の凹部と垂直な第２の部分と、一端が前記第２の部分の他端に接続され且つ前記複数の凹部と平行な第３の部分と、一端が前記第３の部分に接続され且つ前記開口部の外側に向かう前記複数の凹部と垂直な第４の部分と、からなる単位パターンを繰り返して構成される凹凸パターンを有する
    請求項６に記載の半導体装置。
  8. 前記半導体基板の表面に設けられて、各々が前記複数の凹部に沿った直線状であり且つ前記導電膜で覆われた複数の構造物を更に含み、
    前記複数の凹部は、前記複数の構造物によって前記半導体基板の表面に形成される凹凸に起因して形成される
    請求項１から請求項７のいずれか１項に記載の半導体装置。
  9. 前記複数の構造物は、前記半導体基板に形成されたトランジスタのゲートである
    請求項８に記載の半導体装置。
  10. 前記半導体基板は、基板層と、前記基板層に積層されたエピタキシャル層と、を含んで構成されている
    請求項１から請求項９のいずれか１項に記載の半導体装置。
  11. 前記半導体基板の前記導電膜で覆われた面とは反対側の面に、裏面電極が設けられている
    請求項１から請求項１０のいずれか１項に記載の半導体装置。
JP2016196234A 2016-10-04 2016-10-04 半導体装置 Pending JP2018060879A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2016196234A JP2018060879A (ja) 2016-10-04 2016-10-04 半導体装置
CN201710919363.9A CN107895689B (zh) 2016-10-04 2017-09-30 半导体装置
US15/724,018 US10229980B2 (en) 2016-10-04 2017-10-03 Semiconductor device
US16/282,810 US10714584B2 (en) 2016-10-04 2019-02-22 Semiconductor device
JP2021099214A JP7179916B2 (ja) 2016-10-04 2021-06-15 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016196234A JP2018060879A (ja) 2016-10-04 2016-10-04 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2021099214A Division JP7179916B2 (ja) 2016-10-04 2021-06-15 半導体装置

Publications (1)

Publication Number Publication Date
JP2018060879A true JP2018060879A (ja) 2018-04-12

Family

ID=61758480

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2016196234A Pending JP2018060879A (ja) 2016-10-04 2016-10-04 半導体装置
JP2021099214A Active JP7179916B2 (ja) 2016-10-04 2021-06-15 半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2021099214A Active JP7179916B2 (ja) 2016-10-04 2021-06-15 半導体装置

Country Status (3)

Country Link
US (2) US10229980B2 (ja)
JP (2) JP2018060879A (ja)
CN (1) CN107895689B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018060879A (ja) * 2016-10-04 2018-04-12 ラピスセミコンダクタ株式会社 半導体装置
US11776922B2 (en) 2020-07-01 2023-10-03 Sandisk Technologies Llc Semiconductor structure containing pre-polymerized protective layer and method of making thereof
US11538777B2 (en) * 2020-07-01 2022-12-27 Sandisk Technologies Llc Semiconductor structure containing pre-polymerized protective layer and method of making thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002222826A (ja) * 2001-01-29 2002-08-09 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2004146626A (ja) * 2002-10-25 2004-05-20 Toshiba Corp 半導体装置
JP2007214349A (ja) * 2006-02-09 2007-08-23 Fuji Electric Device Technology Co Ltd 半導体装置
JP2009117755A (ja) * 2007-11-09 2009-05-28 Sanken Electric Co Ltd 半導体装置
JP2014086596A (ja) * 2012-10-24 2014-05-12 Olympus Corp 半導体装置、撮像装置、半導体基板の検査方法及び半導体装置の製造方法
JP2015135839A (ja) * 2014-01-16 2015-07-27 オリンパス株式会社 半導体装置、固体撮像装置、および撮像装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2785752B2 (ja) 1995-06-30 1998-08-13 日本電気株式会社 半導体装置の製造方法
JPH09129589A (ja) 1995-10-26 1997-05-16 Fujitsu Ltd ポリイミド膜のパターニング方法及び半導体装置
JP3603673B2 (ja) 1999-06-14 2004-12-22 ヤマハ株式会社 ボンディングパッド構造の製法
KR20150131450A (ko) * 2014-05-14 2015-11-25 삼성전자주식회사 반도체 소자 및 그 제조방법
JP6264230B2 (ja) * 2014-08-28 2018-01-24 三菱電機株式会社 半導体装置
JP2016152357A (ja) 2015-02-18 2016-08-22 株式会社東芝 半導体装置および半導体パッケージ
JP6540528B2 (ja) * 2016-02-04 2019-07-10 三菱電機株式会社 半導体装置及びその製造方法
JP2018060879A (ja) * 2016-10-04 2018-04-12 ラピスセミコンダクタ株式会社 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002222826A (ja) * 2001-01-29 2002-08-09 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2004146626A (ja) * 2002-10-25 2004-05-20 Toshiba Corp 半導体装置
JP2007214349A (ja) * 2006-02-09 2007-08-23 Fuji Electric Device Technology Co Ltd 半導体装置
JP2009117755A (ja) * 2007-11-09 2009-05-28 Sanken Electric Co Ltd 半導体装置
JP2014086596A (ja) * 2012-10-24 2014-05-12 Olympus Corp 半導体装置、撮像装置、半導体基板の検査方法及び半導体装置の製造方法
JP2015135839A (ja) * 2014-01-16 2015-07-27 オリンパス株式会社 半導体装置、固体撮像装置、および撮像装置

Also Published As

Publication number Publication date
US10714584B2 (en) 2020-07-14
US20180097080A1 (en) 2018-04-05
CN107895689B (zh) 2023-09-05
US10229980B2 (en) 2019-03-12
CN107895689A (zh) 2018-04-10
JP2021145146A (ja) 2021-09-24
US20190189763A1 (en) 2019-06-20
JP7179916B2 (ja) 2022-11-29

Similar Documents

Publication Publication Date Title
JP7179916B2 (ja) 半導体装置
JP6632513B2 (ja) 半導体装置及びその製造方法
JP2006339408A (ja) 半導体装置及びその製造方法
TWI434353B (zh) 形成自對準接觸物之方法及具有自對準接觸物之積體電路
JPWO2017199698A1 (ja) 半導体装置およびその製造方法
US10964640B2 (en) Semiconductor device
TWI710135B (zh) 半導體晶片及其製造方法
KR20100092580A (ko) 반도체 소자의 패턴 및 이의 형성 방법
JP2009004484A (ja) 半導体装置の製造方法
JP2010067650A (ja) 半導体装置、その半導体装置の製造方法及びパワーモジュール
JP5502468B2 (ja) 半導体装置の製造方法および半導体装置
JP5003856B2 (ja) 半導体装置
TWI715711B (zh) 半導體元件及其製造方法
TWI708342B (zh) 半導體結構及其製造方法以及半導體元件的終端區結構
JP4784738B2 (ja) 半導体装置
KR20070113859A (ko) 반도체 소자의 안티퓨즈 및 그의 제조방법
JP4784739B2 (ja) 半導体装置
JP2004022653A (ja) 半導体装置
JP2011138885A (ja) 半導体装置及び半導体装置の製造方法
JP7070392B2 (ja) 半導体装置の製造方法
JP2003297941A (ja) 半導体装置のキャパシタ構造体及びその形成方法
JP7017035B2 (ja) 半導体装置の製造方法
JP4784737B2 (ja) 半導体装置
JP2006054483A (ja) 半導体装置
JP2022170768A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190702

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200626

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200929

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201118

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20210316