JP2015135839A - 半導体装置、固体撮像装置、および撮像装置 - Google Patents

半導体装置、固体撮像装置、および撮像装置 Download PDF

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Abstract

【課題】クラックの発生を抑制することができる技術を提供する。
【解決手段】第1の基板10、第2の基板20は、半導体層100,200と、信号を伝送する配線111,211が形成され、半導体層100,200と重なる配線層110,210と、を有する。接続部30は、複数の基板の隣接する2枚の基板を電気的に接続する。樹脂層40は、複数の基板の隣接する2枚の基板の間に配置され、接続部30の表面の少なくとも一部を覆う。第1の開口部501は、第1の基板10の半導体層100に形成され、第1の基板10の配線層110を露出させる。第1の基板10の主面に正対する方向に見た第1の開口部501の形状が五角形以上の多角形または円である。
【選択図】図1

Description

本発明は、重なった(積層された)複数の基板を有する半導体装置、固体撮像装置、および撮像装置に関する。
半導体層(半導体層が支持基板である場合を含む)と配線層とを有する複数の基板が重なった(積層された)構造を有する装置が知られている。特許文献1に記載された固体撮像装置では、最も上側に配置されている基板の半導体層に開口部が形成され、配線層が露出している。開口部が形成された部分は、外部と電気的に接続するためのパッドとして機能する。外部との電気的な接続を確保する一般的な方法として、ワイヤーボンディングがある。ワイヤーボンディングでは、開口部の形成によって露出した配線層に対して金属のワイヤーが接続される。
上記のように開口部が形成された装置では、開口部の形状は一般的に四角形である。また、複数の基板が重なった構造を有する装置では、一般的に、隣接する2枚の基板の接合強度を増加させるためにそれらの間に樹脂が注入されている。
特開2009−277732号公報
樹脂の弾性率は配線層の弾性率よりも低いため、ワイヤーボンディングを行う際に印加した超音波がワイヤーと配線層の間の接続部に伝わり難く、超音波の出力や荷重を増加させなければ、ワイヤーと配線層との間で接続不良が生じる。しかし、ワイヤーボンディングを行う際、超音波の出力や荷重を増加させると、開口部の形状が四角形であるため、四角形の角部に応力が集中する。その結果、角部を起点として半導体層にクラックが発生しやすくなる。
最も下側に配置されている基板の半導体層である支持基板に開口部を形成し、スタッドバンプを用いたフリップチップボンディング等を行う場合も、同様に支持基板にクラックが発生しやすくなる。
本発明は、クラックの発生を抑制することができる技術を提供する。
本発明は、半導体層と、信号を伝送する配線が形成され、前記半導体層と重なる配線層と、を有する複数の基板であって、それぞれの基板が主面を横切る方向に離れて重なり、前記複数の基板の両端のいずれかに位置する基板であるエッジ基板の前記半導体層と、前記エッジ基板に隣接する基板との間に前記エッジ基板の前記配線層が配置される前記複数の基板と、前記複数の基板の隣接する2枚の基板を電気的に接続する接続部と、前記複数の基板の隣接する2枚の基板の間に配置され、前記接続部の表面の少なくとも一部を覆う樹脂層と、前記エッジ基板の前記半導体層に形成され、前記エッジ基板の前記配線層を露出させる第1の開口部であって、前記エッジ基板の主面に正対する方向に見た形状が五角形以上の多角形または円である前記第1の開口部と、を有する半導体装置である。
また、本発明は、上記の半導体装置を有し、前記エッジ基板の前記半導体層に、光を信号に変換する光電変換部が形成され、前記エッジ基板とは異なる基板の前記半導体層および前記配線層に、前記光電変換部で生成された信号を処理する信号処理部が形成されている固体撮像装置である。
また、本発明は、上記の半導体装置を有し、前記エッジ基板とは異なる基板の前記半導体層に、光を信号に変換する光電変換部が形成され、前記エッジ基板の前記半導体層および前記配線層に、前記光電変換部で生成された信号を処理する信号処理部が形成されている固体撮像装置である。
また、本発明は、上記の固体撮像装置を有する撮像装置である。
本発明によれば、エッジ基板の主面に正対する方向に見た第1の開口部の形状が五角形以上の多角形または円であるため、クラックの発生を抑制することができる。
本発明の第1の実施形態による固体撮像装置の構成例を示す断面図である。 本発明の第1の実施形態による固体撮像装置の開口部の形状を示す平面図である。 本発明の第1の実施形態による固体撮像装置の開口部の形状を示す平面図である。 本発明の第1の実施形態による固体撮像装置の開口部の形状を示す平面図である。 本発明の第1の実施形態による固体撮像装置の開口部の形状を示す平面図である。 本発明の第1の実施形態による固体撮像装置の開口部の形状を示す平面図である。 本発明の第1の実施形態による固体撮像装置の全体の構成例を示すブロック図である。 本発明の第2の実施形態による固体撮像装置の構成例を示す断面図である。 本発明の第3の実施形態による撮像装置の構成例を示すブロック図である。
以下、図面を参照し、本発明の実施形態を説明する。
(第1の実施形態)
まず、本発明の第1の実施形態を説明する。本実施形態では、本発明を、半導体装置の一例である固体撮像装置に適用した例を説明する。
図1は、本実施形態による固体撮像装置の構成例を示している。図1では固体撮像装置の断面が示されている。図1に示す固体撮像装置は、重なった(積層された)複数の基板(第1の基板10、第2の基板20)と、接続部30と、樹脂層40とを有する。
図1に示す固体撮像装置を構成する部分の寸法とは、図1に示される寸法に従うわけではない。図1に示す固体撮像装置を構成する部分の寸法は任意であってよい。
第1の基板10および第2の基板20は、各基板の主面(基板の表面を構成する複数の面のうち最も広い面)を横切る方向(例えば、主面にほぼ垂直な方向)に離れて重なっている。
第1の基板10は、半導体層100と、配線層110とを有する。半導体層100と配線層110とは、第1の基板10の主面を横切る方向(例えば、主面にほぼ垂直な方向)に重なっている。また、半導体層100と配線層110とは互いに接触している。
半導体層100は、入射した光を信号に変換する光電変換部101を有する。半導体層100は、シリコン(Si)等の半導体を含む材料で構成されている。光電変換部101は、例えば半導体層100を構成する半導体材料とは不純物濃度が異なる半導体材料で構成されている。半導体層100は、配線層110と接触している第1の面と、外部に露出している、第1の面とは反対側の第2の面とを有する。半導体層100の第2の面に入射した光が、半導体層100内を進んで光電変換部101に入射する。
固体撮像装置は、複数の光電変換部101を有する。図1では4つの光電変換部101が示されている。図1では、代表として1つの光電変換部101の符号が示されている。第1の基板10の主面に正対する方向に見た場合、すなわち第1の基板10を平面的に見た場合に、複数の光電変換部101は行列状に配置されている。
配線層110は、光電変換部101で生成された信号やその他の信号を伝送する配線111と、異なる層の配線111を接続するビア112とを有する。図1では複数の配線111が存在するが、代表として1つの配線111の符号が示されている。また、図1では複数のビア112が存在するが、代表として1つのビア112の符号が示されている。配線111は、導電性を有する材料(例えば、アルミニウム(Al)または銅(Cu)等の金属)で構成されている。配線層110は、樹脂層40と接触している第1の面と、半導体層100と接触している、第1の面とは反対側の第2の面とを有する。
配線111は、配線パターンが形成された薄膜である。1層のみの配線111が形成されていてもよいし、複数層の配線111が形成されていてもよい。図1に示す例では、6層の配線111が形成されている。異なる層の配線111はビア112で接続されている。ビア112は、導電性を有する材料で構成されている。配線層110において、配線111およびビア112以外の部分は、例えば二酸化珪素(SiO)等の層間絶縁膜で構成されている。
第2の基板20は、半導体層200と、配線層210とを有する。半導体層200と配線層210とは、第2の基板20の主面を横切る方向(例えば、主面にほぼ垂直な方向)に重なっている。また、半導体層200と配線層210とは互いに接触している。
半導体層200は、支持基板として機能する。半導体層200は、シリコン(Si)等の半導体を含む材料で構成されている。半導体層200は、配線層210と接触している第1の面と、外部に露出している、第1の面とは反対側の第2の面とを有する。
配線層210は、第1の基板10の光電変換部101で生成された信号やその他の信号を伝送する配線211と、異なる層の配線211を接続するビア212とを有する。図1では複数の配線211が存在するが、代表として1つの配線211の符号が示されている。また、図1では複数のビア212が存在するが、代表として1つのビア212の符号が示されている。配線211は、導電性を有する材料(例えば、アルミニウム(Al)または銅(Cu)等の金属)で構成されている。配線層210は、樹脂層40と接触している第1の面と、半導体層200と接触している、第1の面とは反対側の第2の面とを有する。
配線211は、配線パターンが形成された薄膜である。1層のみの配線211が形成されていてもよいし、複数層の配線211が形成されていてもよい。図1に示す例では、6層の配線211が形成されている。異なる層の配線211はビア212で接続されている。ビア212は、導電性を有する材料で構成されている。配線層210において、配線211およびビア212以外の部分は、例えば二酸化珪素(SiO)等の層間絶縁膜で構成されている。
接続部30は、固体撮像装置が有する複数の基板の隣接する2枚の基板の間に配置され、その2枚の基板を電気的に接続する。図1では、接続部30は、第1の基板10と第2の基板20との間に配置され、第1の基板10と第2の基板20とを電気的に接続する。図1では複数の接続部30が存在するが、代表として1つの接続部30の符号が示されている。接続部30は、導電性を有する材料(例えば、金(Au)または銅(Cu)等の金属)で構成されている。
接続部30は、接続電極300,301と、バンプ302とを有する。接続電極300は配線層110のビア112と接続されている。接続電極301は配線層210のビア212と接続されている。接続部30の表面の少なくとも一部(配線層110と接触している表面と、配線層210と接触している表面とを除く表面)は樹脂層40によって覆われている。
樹脂層40は、固体撮像装置が有する複数の基板の隣接する2枚の基板の間に配置され、その2枚の基板を接続する。図1では、樹脂層40は、第1の基板10と第2の基板20との間に配置され、第1の基板10と第2の基板20とを接続する。樹脂層40は、例えばエポキシ樹脂で構成されている。樹脂層40によって、基板間の接合強度がより増加している。
第1の基板10と第2の基板20とは、第1の基板10の配線層110と第2の基板20の配線層210とが向かい合った状態で、樹脂層40を介して接続されている。樹脂層40は、配線層110の第1の面と配線層210の第1の面とに接触している。また、樹脂層40は、接続部30の表面の少なくとも一部を覆っている。
半導体層100において、外部と電気的に接続するためのパッド領域50には、開口部500が形成されている。開口部500が形成されることによって、パッド領域50における配線層110が露出している。図1では、配線層110の最も上側の配線111が露出している。
開口部500は、半導体層100を貫通する穴が形成されることによって露出した半導体層100の側壁と、配線層110に溝が形成されることによって露出した配線層110の側壁とを含む。すなわち、開口部500は、半導体層100に形成され、配線層110を露出させる第1の開口部501と、配線層110に、第1の開口部501と少なくとも一部が重なるように形成され、配線111を露出させる第2の開口部502とを含む。露出している配線111は、外部と電気的に接続する電極であるパッドとして機能する。この配線111に対して、ワイヤーボンディングによって、ワイヤー60が接続されている。
配線層110の第2の面に配線111が露出している等の構造によって配線層110の第2の面の位置で配線層110とワイヤー60とを接続することが可能である場合、第2の開口部502は形成されていなくてもよい。したがって、本実施形態において、第2の開口部502は必須の構造ではない。
本実施形態では、バンプ302を含む接続部30によって第1の基板10と第2の基板20とが電気的に接続されているが、隣接する2枚の基板を電気的に接続する接続部の実装方法は、本実施形態で示した方法に限らない。例えば、シリコン貫通電極(TSV:Through-Silicon Via)によって、隣接する2枚の基板を電気的に接続してもよい。また、バンプを形成せず、隣接する2枚の基板のそれぞれに形成された接続電極を直接接合することによって、隣接する2枚の基板を電気的に接続してもよい。
図1に示す固体撮像装置は2枚の基板を有しているが、固体撮像装置が3枚以上の基板を有していてもよい。固体撮像装置が有する複数の基板はそれぞれ、半導体層と配線層とを有していればよい。
また、固体撮像装置が有する複数の基板の両端のいずれかに位置する基板であるエッジ基板の半導体層と、エッジ基板に隣接する基板との間にエッジ基板の配線層が配置されていればよい。また、エッジ基板は、複数の基板のうち最も外側に配置された基板であって、複数の基板のうち、他の基板と接触していない主面を有する基板である。言い換えると、エッジ基板は、複数の基板のうち少なくともいずれかの主面が水平面にほぼ平行となるように複数の基板が配置された場合に複数の基板のうち最も上側または最も下側に配置された基板である。固体撮像装置が2枚の基板を有する場合、その2枚の基板のいずれかがエッジ基板である。図1に示す固体撮像装置では、第1の基板10がエッジ基板である。
エッジ基板が有する半導体層は、エッジ基板が有する配線層よりも外側に配置されていればよい。また、エッジ基板の半導体層に、光を信号に変換する光電変換部が形成されていればよい。
図2は、第1の基板10の主面に正対する方向(第1の基板10の主面にほぼ垂直な方向)に見た場合の開口部500の形状、すなわち開口部500の平面的な形状を示している。図2に示すように、半導体層100に開口部500が形成され、配線111の表面111aが露出している。また、露出している配線111の表面111aの中心にワイヤー60が接続されている。
図2に示すように、開口部500の形状は正八角形である。開口部500は、正八角形の頂点に位置する8個の角部を有すると共に、正八角形の辺である8本の直線部を有する。角部の数が従来よりも増加することで、ワイヤーボンディングの際に応力が集中しやすい角部における応力を分散させることができる。これによって、クラックの発生を抑制することができる。
8本の直線部の垂直二等分線の交点に開口部500の中心P1がある。中心P1から角部C1までの距離D1と、中心P1から角部C2までの距離D2とは同一である。中心P1から残りの6つの角部のそれぞれまでの距離も距離D1,D2と同一である。中心P1から角部までの距離が同一となることで、ワイヤーボンディングの際の半導体層100のたわみが均一となり、角部における応力を均一とすることができる。これによって、クラックの発生を抑制することができる。中心P1は開口部500の重心であってもよい。
図2では、開口部500を構成する、半導体層100に形成された第1の開口部501の形状と、配線層110に形成された第2の開口部502の形状とが同一である。第1の開口部501の形状のみが正八角形であってもよい。第1の開口部501の形状を正八角形とすることで、ワイヤーボンディングの際に半導体層100に発生する応力による、半導体層100におけるクラックの発生を抑制することができる。また、第2の開口部502の形状を正八角形とすることで、ワイヤーボンディングの際に配線層110に発生する応力による、配線層110におけるクラックの発生を抑制することができる。
開口部500の形状は正八角形以外の多角形であってもよい。図3、図4、図5は、第1の基板10の主面に正対する方向に見た場合の開口部500の他の形状を示している。図3、図4、図5において、半導体層100に開口部500が形成され、配線111の表面111aが露出している。また、露出している配線111の表面111aの中心にワイヤー60が接続されている。
図3では、開口部500の形状は正五角形である。図4では、開口部500の形状は正六角形である。図5では、開口部500の形状は正七角形である。開口部500の形状が正五角形、正六角形、正七角形のいずれの場合でも、角部の数が従来よりも増加することで、クラックの発生を抑制することができる。また、開口部500の形状が正五角形、正六角形、正七角形のいずれの場合でも、中心から角部までの距離が同一となることで、クラックの発生を抑制することができる。
開口部500の形状は、五角形以上の多角形であればよい。開口部500を構成する多角形の角は丸みを帯びていてもよい。開口部500を構成する多角形は、互いに方向の異なる直線部を5本以上有していればよい。開口部500を構成する多角形は正多角形でなくてもよい。開口部500の中心から開口部500の複数の角部のそれぞれまでの距離は同一であることが望ましい。開口部500を構成する多角形の全ての内角は90度以上であることが望ましい。
開口部500の形状は円であってもよい。図6は、第1の基板10の主面に正対する方向に見た場合の開口部500の形状を示している。図6では、開口部500の形状は円である。開口部500の中心P2から開口部500の周までの距離D3は均一となる。中心P2から開口部500の周までの距離が均一となることで、ワイヤーボンディングの際の半導体層100のたわみが均一となり、開口部500の周上に発生する応力を均一とすることができる。これによって、クラックの発生を抑制することができる。
図7は、固体撮像装置の全体の構成例を示している。図7に示す固体撮像装置は、画素部70(画素アレイ)、垂直走査回路71、列処理回路72、水平走査回路73、出力アンプ74を備えている。図7に示す各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。
画素部70は、2次元の行列状に配列された画素700と、列毎に設けられた電流源701とを有する。画素700は、図1の光電変換部101を有する。垂直走査回路71は行単位で画素部70の駆動制御を行う。この駆動制御を行うために、垂直走査回路71は、行数と同じ数の単位回路71−1,71−2,・・・,71−n(nは行数)で構成されている。
各単位回路71−i(i=1,2,・・・,n)は、1行分の画素700を制御するための制御信号を、行毎に設けられている信号線702へ出力する。信号線702は画素700に接続されており、単位回路71−iから出力された制御信号を画素700に供給する。図7では、各行に対応する各信号線702が1本の線で表現されているが、各信号線702は複数の信号線を含む。制御信号により選択された行の画素700の信号は、列毎に設けられている垂直信号線703へ出力される。
電流源701は垂直信号線703に接続されており、画素700内の増幅トランジスタとソースフォロア回路を構成する。列処理回路72は、垂直信号線703に出力された画素信号に対してノイズ抑圧などの信号処理を行う。水平走査回路73は、垂直信号線703に出力されて列処理回路72によって処理された1行分の画素700の画素信号を時系列に出力アンプ74へ出力する。出力アンプ74は、水平走査回路73から出力された画素信号を増幅し、画像信号として固体撮像装置の外部へ出力する。
画素部70は第1の基板10に配置されている。垂直走査回路71、水平走査回路73、出力アンプ74は、それぞれ第1の基板10と第2の基板20とのどちらに配置されていてもよい。光電変換部101で生成された信号を処理する信号処理部である列処理回路72は、光電変換部101が形成された第1の基板10とは異なる第2の基板20の半導体層200および配線層210に形成されている。
本実施形態では、光電変換部を有する固体撮像装置に本発明を適用した例を説明したが、本発明は、半導体層と配線層とを有する複数の基板を有する半導体装置に対して適用することが可能である。
本実施形態によれば、半導体層100,200と、信号を伝送する配線111,211が形成され、半導体層100,200と重なる配線層110,210と、を有する複数の基板(第1の基板10、第2の基板20)であって、それぞれの基板が主面を横切る方向に離れて重なり、複数の基板の両端のいずれかに位置する基板であるエッジ基板(第1の基板10)の半導体層100と、エッジ基板に隣接する基板(第2の基板20)との間にエッジ基板の配線層110が配置される複数の基板と、複数の基板の隣接する2枚の基板を電気的に接続する接続部30と、複数の基板の隣接する2枚の基板の間に配置され、接続部30の表面の少なくとも一部を覆う樹脂層40と、エッジ基板の半導体層100に形成され、エッジ基板の配線層110を露出させる第1の開口部501であって、エッジ基板の主面に正対する方向に見た形状が五角形以上の多角形または円である第1の開口部501と、を有する半導体装置が構成される。
本実施形態では、第1の基板10の主面に正対する方向に見た第1の開口部501の形状が五角形以上の多角形または円であるため、クラックの発生を抑制することができる。
また、第1の基板10の主面に正対する方向に見た場合に第1の開口部501の中心から第1の開口部501の複数の角部のそれぞれまでの距離が同一であるため、ワイヤーボンディングの際の半導体層100のたわみが均一となり、角部における応力が均一となる。このため、クラックの発生をより抑制することができる。
また、第1の基板10の主面に正対する方向に見た第1の開口部501の形状が五角形以上の正多角形であるため、第1の開口部501の形状が正多角形以外の多角形である場合と比較して、ワイヤーボンディングの際の半導体層100のたわみが均一となり、角部における応力が均一となる。このため、クラックの発生をより抑制することができる。
また、第1の基板10の配線層110に、第1の開口部501と少なくとも一部が重なるように形成され、配線111を露出させる第2の開口部502であって、第1の基板10の主面に正対する方向に見た形状が五角形以上の多角形または円である第2の開口部502が形成されているため、配線層110におけるクラックの発生を抑制することができる。
また、第1の開口部501または第2の開口部502を構成する多角形の全ての内角が90度以上であるため、クラックの発生をより抑制することができる。
(第2の実施形態)
次に、本発明の第2の実施形態を説明する。本実施形態では、本発明を、半導体装置の一例である固体撮像装置に適用した例を説明する。
図8は、本実施形態による固体撮像装置の構成例を示している。図8では固体撮像装置の断面が示されている。図8に示す固体撮像装置は、重なった(積層された)複数の基板(第1の基板11、第2の基板21)と、接続部30と、樹脂層40とを有する。以下では、既に説明した構成については、説明を省略する。
図8に示す固体撮像装置を構成する部分の寸法とは、図8に示される寸法に従うわけではない。図8に示す固体撮像装置を構成する部分の寸法は任意であってよい。
第1の基板11および第2の基板21は、各基板の主面(基板の表面を構成する複数の面のうち最も広い面)を横切る方向(例えば、主面にほぼ垂直な方向)に離れて重なっている。
第1の基板11は、半導体層105と、配線層115とを有する。半導体層105と配線層115とは、第1の基板11の主面を横切る方向(例えば、主面にほぼ垂直な方向)に重なっている。また、半導体層105と配線層115とは互いに接触している。
半導体層105は、光電変換部101を有する。本実施形態では、図1の開口部500は形成されていない。開口部500の有無以外の点については、半導体層105は図1の半導体層100と同様である。
配線層115は、配線111とビア112とを有する。図8では複数の配線111が存在するが、代表として1つの配線111の符号が示されている。また、図8では複数のビア112が存在するが、代表として1つのビア112の符号が示されている。開口部500の有無以外の点については、配線層115は図1の配線層110と同様である。
第2の基板21は、半導体層205と、配線層215とを有する。半導体層205と配線層215とは、第2の基板21の主面を横切る方向(例えば、主面にほぼ垂直な方向)に重なっている。また、半導体層205と配線層215とは互いに接触している。
半導体層205は、支持基板として機能する。半導体層205は、図1の半導体層200よりも薄く形成されている。本実施形態では、後述する開口部510が形成されている。開口部510の有無以外の点については、半導体層205は図1の半導体層100と同様である。
配線層215は、配線211とビア212とを有する。図8では複数の配線211が存在するが、代表として1つの配線211の符号が示されている。また、図8では複数のビア212が存在するが、代表として1つのビア212の符号が示されている。開口部510の有無以外の点については、配線層215は図1の配線層210と同様である。
半導体層205において、外部と電気的に接続するためのパッド領域51には、開口部510が形成されている。開口部510が形成されることによって、パッド領域51における配線層215が露出している。図8では、配線層215の最も下側の配線211が露出している。
開口部510は、半導体層205を貫通する穴が形成されることによって露出した半導体層205の側壁と、配線層215に溝が形成されることによって露出した配線層215の側壁とを含む。すなわち、開口部510は、半導体層205に形成され、配線層215を露出させる第1の開口部511と、配線層215に、第1の開口部511と少なくとも一部が重なるように形成され、配線211を露出させる第2の開口部512とを含む。露出している配線211は、外部と電気的に接続する電極であるパッドとして機能する。この配線211に対して、スタッドバンプボンディングによって、スタッドバンプ61が接続されている。回路基板に対して、フリップチップボンディング等の方法によってスタッドバンプ61を電気的に接続することで、固体撮像装置を回路基板に実装することができる。
配線層215の第2の面に配線211が露出している等の構造によって配線層215の第2の面の位置で配線層215とスタッドバンプ61とを接続することが可能である場合、第2の開口部512は形成されていなくてもよい。したがって、本実施形態において、第2の開口部512は必須の構造ではない。
本実施形態では、バンプ302を含む接続部30によって第1の基板11と第2の基板21とが電気的に接続されているが、隣接する2枚の基板を電気的に接続する接続部の実装方法は、本実施形態で示した方法に限らない。例えば、シリコン貫通電極によって、隣接する2枚の基板を電気的に接続してもよい。また、バンプを形成せず、隣接する2枚の基板のそれぞれに形成された接続電極を直接接合することによって、隣接する2枚の基板を電気的に接続してもよい。
図8に示す固体撮像装置は2枚の基板を有しているが、固体撮像装置が3枚以上の基板を有していてもよい。固体撮像装置が有する複数の基板はそれぞれ、半導体層と配線層とを有していればよい。
また、固体撮像装置が有する複数の基板の両端のいずれかに位置する基板であるエッジ基板の半導体層と、エッジ基板に隣接する基板との間にエッジ基板の配線層が配置されていればよい。また、エッジ基板は、複数の基板のうち最も外側に配置された基板であって、複数の基板のうち、他の基板と接触していない主面を有する基板である。言い換えると、エッジ基板は、複数の基板のうち少なくともいずれかの主面が水平面にほぼ平行となるように複数の基板が配置された場合に複数の基板のうち最も上側または最も下側に配置された基板である。固体撮像装置が2枚の基板を有する場合、その2枚の基板のいずれかがエッジ基板である。図8に示す固体撮像装置では、第2の基板21がエッジ基板である。
エッジ基板が有する半導体層は、エッジ基板が有する配線層よりも外側に配置されていればよい。また、エッジ基板とは異なる基板の半導体層に、光を信号に変換する光電変換部が形成されていればよい。
第2の基板21の主面に正対する方向(第2の基板21の主面にほぼ垂直な方向)に見た場合の開口部510の形状は、図1の開口部500の形状と同様である。すなわち、開口部510の形状は、五角形以上の多角形であればよい。開口部510を構成する多角形の角は丸みを帯びていてもよい。開口部510を構成する多角形は、互いに方向の異なる直線部を5本以上有していればよい。開口部510を構成する多角形は正多角形でなくてもよい。開口部510の中心から開口部510の複数の角部のそれぞれまでの距離は同一であることが望ましい。開口部510を構成する多角形の全ての内角は90度以上であることが望ましい。また、開口部510の形状は円であってもよい。
図8では、開口部510を構成する、半導体層205に形成された第1の開口部511の形状と、配線層215に形成された第2の開口部512の形状とが同一である。第1の開口部511の形状を五角形以上の多角形とすることで、フリップチップボンディング等の際に半導体層205に発生する応力による、半導体層205におけるクラックの発生を抑制することができる。また、第2の開口部512の形状を五角形以上の多角形とすることで、フリップチップボンディング等の際に配線層215に発生する応力による、配線層215におけるクラックの発生を抑制することができる。
本実施形態による固体撮像装置の全体の構成は、図7に示す構成と同様である。図7の画素部70は第1の基板11に配置されている。図7の垂直走査回路71、水平走査回路73、出力アンプ74は、それぞれ第1の基板11と第2の基板21とのどちらに配置されていてもよい。光電変換部101で生成された信号を処理する信号処理部である列処理回路72は、光電変換部101が形成された第1の基板11とは異なる第2の基板21の半導体層205または配線層215に形成されている。
本実施形態では、光電変換部を有する固体撮像装置に本発明を適用した例を説明したが、本発明は、半導体層と配線層とを有する複数の基板を有する半導体装置に対して適用することが可能である。
本実施形態によれば、半導体層105,205と、信号を伝送する配線111,211が形成され、半導体層105,205と重なる配線層115,215と、を有する複数の基板(第1の基板11、第2の基板21)であって、それぞれの基板が主面を横切る方向に離れて重なり、複数の基板の両端のいずれかに位置する基板であるエッジ基板(第2の基板21)の半導体層205と、エッジ基板に隣接する基板(第1の基板11)との間にエッジ基板の配線層215が配置される複数の基板と、複数の基板の隣接する2枚の基板を電気的に接続する接続部30と、複数の基板の隣接する2枚の基板の間に配置され、接続部30の表面の少なくとも一部を覆う樹脂層40と、エッジ基板の半導体層205に形成され、エッジ基板の配線層215を露出させる第1の開口部511であって、エッジ基板の主面に正対する方向に見た形状が五角形以上の多角形または円である第1の開口部511と、を有する半導体装置が構成される。
本実施形態では、第2の基板21の主面に正対する方向に見た第1の開口部511の形状が五角形以上の多角形または円であるため、クラックの発生を抑制することができる。
また、第2の基板21の主面に正対する方向に見た場合に第1の開口部511の中心から第1の開口部511の複数の角部のそれぞれまでの距離が同一であるため、フリップチップボンディング等の際の半導体層205のたわみが均一となり、角部における応力が均一となる。このため、クラックの発生をより抑制することができる。
また、第2の基板21の主面に正対する方向に見た第1の開口部511の形状が五角形以上の正多角形であるため、第1の開口部511の形状が正多角形以外の多角形である場合と比較して、フリップチップボンディング等の際の半導体層205のたわみが均一となり、角部における応力が均一となる。このため、クラックの発生をより抑制することができる。
また、第2の基板21の配線層215に、第1の開口部511と少なくとも一部が重なるように形成され、配線211を露出させる第2の開口部512であって、第2の基板21の主面に正対する方向に見た形状が五角形以上の多角形または円である第2の開口部512が形成されているため、配線層215におけるクラックの発生を抑制することができる。
また、第1の開口部511または第2の開口部512を構成する多角形の全ての内角が90度以上であるため、クラックの発生をより抑制することができる。
(第3の実施形態)
次に、本発明の第3の実施形態を説明する。本実施形態では、本発明を、固体撮像装置を有する撮像装置に適用した例を説明する。
図9は、本実施形態による撮像装置の構成例を示している。本実施形態による撮像装置は、撮像機能を有する電子機器であればよく、デジタルカメラのほか、デジタルビデオカメラ、内視鏡等であってもよい。
図9に示す撮像装置は、レンズ81と、撮像部82と、画像処理部83と、表示部84と、駆動制御部85と、レンズ制御部86と、カメラ制御部87と、カメラ操作部88とを有する。図9にはメモリカード89も示されているが、このメモリカード89を撮像装置に対して着脱可能に構成してもよい。つまり、メモリカード89は撮像装置に固有の構成でなくても構わない。
レンズ81は、固体撮像装置を構成する撮像部82の撮像面に被写体の光学像を結像するための撮影レンズである。撮像部82は、レンズ81によって結像された被写体の光学像を光電変換によりデジタルの画像信号に変換して出力する。撮像部82は、第1の実施形態または第2の実施形態による固体撮像装置である。画像処理部83は、撮像部82から出力される画像信号に種々のデジタル的な画像処理を施す。
表示部84は、画像処理部83により表示用に画像処理された画像信号に基づき画像を表示する。この表示部84は、静止画像を表示することができると共に、被撮像範囲の画像をリアルタイムに表示する動画(ライブビュー)表示を行うことができる。駆動制御部85は、カメラ制御部87からの指示に基づいて撮像部82の動作を制御する。レンズ制御部86は、カメラ制御部87からの指示に基づいて、レンズ81の絞りや焦点位置を制御する。
カメラ制御部87は、撮像装置全体を制御する。カメラ制御部87の動作は、撮像装置が内蔵するROMに格納されているプログラムに規定されている。カメラ制御部87は、このプログラムを読み出して、プログラムが規定する内容に従って、各種の制御を行う。
カメラ操作部88は、ユーザが撮像装置に対する各種の操作入力を行うための操作用の各種部材を有し、操作入力の結果に基づく信号をカメラ制御部87へ出力する。カメラ操作部88の具体例として、撮像装置の電源をオン・オフするための電源スイッチ、静止画撮影を指示するためのレリーズボタン、静止画撮影モードを単写モードと連写モードとの間で切り替えるための静止画撮影モードスイッチなどが挙げられる。メモリカード89は、画像処理部83により記録用に処理された画像信号を保存するための記録媒体である。
本実施形態では、第1の実施形態または第2の実施形態による固体撮像装置のいずれかが撮像部82に使用されている。このため、固体撮像装置におけるクラックの発生を抑制することができる。
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
10,11 第1の基板
20,21 第2の基板
30 接続部
40 樹脂層
50,51 パッド領域
60 ワイヤー
61 スタッドバンプ
70 画素部
71 垂直走査回路
72 列処理回路
73 水平走査回路
74 出力アンプ
81 レンズ
82 撮像部
83 画像処理部
84 表示部
85 駆動制御部
86 レンズ制御部
87 カメラ制御部
88 カメラ操作部
89 メモリカード
100,105,200,205 半導体層
101 光電変換部
110,115,210,215 配線層
111,211 配線
112,212 ビア
300,301 接続電極
302 バンプ
500,510 開口部
501,511 第1の開口部
502,512 第2の開口部
700 画素
701 電流源
702 信号線
703 垂直信号線

Claims (8)

  1. 半導体層と、
    信号を伝送する配線が形成され、前記半導体層と重なる配線層と、
    を有する複数の基板であって、それぞれの基板が主面を横切る方向に離れて重なり、前記複数の基板の両端のいずれかに位置する基板であるエッジ基板の前記半導体層と、前記エッジ基板に隣接する基板との間に前記エッジ基板の前記配線層が配置される前記複数の基板と、
    前記複数の基板の隣接する2枚の基板を電気的に接続する接続部と、
    前記複数の基板の隣接する2枚の基板の間に配置され、前記接続部の表面の少なくとも一部を覆う樹脂層と、
    前記エッジ基板の前記半導体層に形成され、前記エッジ基板の前記配線層を露出させる第1の開口部であって、前記エッジ基板の主面に正対する方向に見た形状が五角形以上の多角形または円である前記第1の開口部と、
    を有する半導体装置。
  2. 前記エッジ基板の主面に正対する方向に見た場合に前記第1の開口部の中心から前記第1の開口部の複数の角部のそれぞれまでの距離が同一である請求項1に記載の半導体装置。
  3. 前記エッジ基板の主面に正対する方向に見た前記第1の開口部の形状が五角形以上の正多角形である請求項1に記載の半導体装置。
  4. 前記エッジ基板の前記配線層に、前記第1の開口部と少なくとも一部が重なるように形成され、前記配線を露出させる第2の開口部であって、前記エッジ基板の主面に正対する方向に見た形状が五角形以上の多角形または円である前記第2の開口部をさらに有する請求項1に記載の半導体装置。
  5. 前記多角形の全ての内角が90度以上である請求項1に記載の半導体装置。
  6. 請求項1に記載の半導体装置を有し、
    前記エッジ基板の前記半導体層に、光を信号に変換する光電変換部が形成され、
    前記エッジ基板とは異なる基板の前記半導体層および前記配線層に、前記光電変換部で生成された信号を処理する信号処理部が形成されている固体撮像装置。
  7. 請求項1に記載の半導体装置を有し、
    前記エッジ基板とは異なる基板の前記半導体層に、光を信号に変換する光電変換部が形成され、
    前記エッジ基板の前記半導体層および前記配線層に、前記光電変換部で生成された信号を処理する信号処理部が形成されている固体撮像装置。
  8. 請求項6または請求項7に記載の固体撮像装置を有する撮像装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017130660A (ja) * 2016-01-19 2017-07-27 三星電子株式会社Samsung Electronics Co.,Ltd. Tsv構造体を有した多重積層素子
JP2018060879A (ja) * 2016-10-04 2018-04-12 ラピスセミコンダクタ株式会社 半導体装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5966048B1 (ja) * 2015-04-09 2016-08-10 株式会社フジクラ 撮像モジュール及び内視鏡

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001339057A (ja) * 2000-05-30 2001-12-07 Mitsumasa Koyanagi 3次元画像処理装置の製造方法
JP2002299595A (ja) * 2001-04-03 2002-10-11 Matsushita Electric Ind Co Ltd 固体撮像装置およびその製造方法
JP2007103656A (ja) * 2005-10-04 2007-04-19 Denso Corp 半導体装置およびその製造方法
JP2010514177A (ja) * 2006-12-20 2010-04-30 ウードゥヴェ セミコンダクターズ 高集積密度画像センサの製造プロセス
JP2011151375A (ja) * 2009-12-25 2011-08-04 Sony Corp 半導体装置とその製造方法、及び電子機器
JP2011238951A (ja) * 2011-07-08 2011-11-24 Renesas Electronics Corp 半導体装置およびその製造方法
JP2012033878A (ja) * 2010-06-30 2012-02-16 Canon Inc 固体撮像装置および固体撮像装置の製造方法
JP2012033894A (ja) * 2010-06-30 2012-02-16 Canon Inc 固体撮像装置
JP2013168623A (ja) * 2012-01-17 2013-08-29 Olympus Corp 固体撮像装置、撮像装置および固体撮像装置の製造方法
JP2013182941A (ja) * 2012-02-29 2013-09-12 Canon Inc 固体撮像装置およびその製造方法
JP2013182923A (ja) * 2012-02-29 2013-09-12 Canon Inc 光電変換装置、撮像システムおよび光電変換装置の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4979154B2 (ja) * 2000-06-07 2012-07-18 ルネサスエレクトロニクス株式会社 半導体装置
JP5583951B2 (ja) * 2008-11-11 2014-09-03 株式会社半導体エネルギー研究所 半導体装置の作製方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001339057A (ja) * 2000-05-30 2001-12-07 Mitsumasa Koyanagi 3次元画像処理装置の製造方法
JP2002299595A (ja) * 2001-04-03 2002-10-11 Matsushita Electric Ind Co Ltd 固体撮像装置およびその製造方法
JP2007103656A (ja) * 2005-10-04 2007-04-19 Denso Corp 半導体装置およびその製造方法
JP2010514177A (ja) * 2006-12-20 2010-04-30 ウードゥヴェ セミコンダクターズ 高集積密度画像センサの製造プロセス
JP2011151375A (ja) * 2009-12-25 2011-08-04 Sony Corp 半導体装置とその製造方法、及び電子機器
JP2012033878A (ja) * 2010-06-30 2012-02-16 Canon Inc 固体撮像装置および固体撮像装置の製造方法
JP2012033894A (ja) * 2010-06-30 2012-02-16 Canon Inc 固体撮像装置
JP2011238951A (ja) * 2011-07-08 2011-11-24 Renesas Electronics Corp 半導体装置およびその製造方法
JP2013168623A (ja) * 2012-01-17 2013-08-29 Olympus Corp 固体撮像装置、撮像装置および固体撮像装置の製造方法
JP2013182941A (ja) * 2012-02-29 2013-09-12 Canon Inc 固体撮像装置およびその製造方法
JP2013182923A (ja) * 2012-02-29 2013-09-12 Canon Inc 光電変換装置、撮像システムおよび光電変換装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017130660A (ja) * 2016-01-19 2017-07-27 三星電子株式会社Samsung Electronics Co.,Ltd. Tsv構造体を有した多重積層素子
JP2018060879A (ja) * 2016-10-04 2018-04-12 ラピスセミコンダクタ株式会社 半導体装置

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