KR20070113859A

KR20070113859A - 반도체 소자의 안티퓨즈 및 그의 제조방법

Info

Publication number: KR20070113859A
Application number: KR1020060047699A
Authority: KR
Inventors: 김정수
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-05-26
Filing date: 2006-05-26
Publication date: 2007-11-29

Abstract

본 발명은 낮은 전압에서도 퓨즈가 쉽게 도통되도록 하기 위한 반도체 소자의 안티퓨즈 및 그의 제조방법을 제공하기 위한 것으로, 본 발명은반도체 기판에 형성된 소자분리막, 상기 소자분리막에 인접하는 모서리부분에서 첨점을 갖고 상기 반도체 기판 표면으로부터 소정 깊이를 갖는 리세스, 상기 리세스를 포함한 전면에 형성된 게이트절연막, 상기 게이트절연막 상에 형성된 게이트전극을 포함하고 또한, 본 발명은 반도체 기판에 소자분리막을 형성하는 단계, 상기 반도체 기판을 소정깊이 식각하여 상기 소자분리막과 인접하는 모서리부분에서 첨점을 갖는 리세스를 형성하는 단계, 상기 소자분리막을 소정깊이 식각하여 상기 리세스의 모서리에 첨점을 돌출시키는 단계, 상기 첨점을 포함한 전면에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 게이트전극을 형성하는 단계를 포함하며, 상기한 본 발명은 게이트절연막의 씨닝과 전계집중지역을 인위적으로 유발하여 안티퓨즈 형성시 낮은 전압에서도 쉽게 도통이 가능하도록 함으로써 퓨즈 리페어를 원할히 하여 소자의 수율 향상에 효과가 있다.

게이트절연막, 첨점, 안티퓨즈, 도통전압

Description

반도체 소자의 안티퓨즈 및 그의 제조방법{SEMICONDUCTOR DEVICE IN ANTI FUSE OF METHOD FOR FABIRCATING THE SAME}

도 1a와 도 1b는 종래 기술에 따른 반도체 소자의 안티퓨즈를 설명하기 위한 단면도,

도 2a와 도 2b는 본 발명의 바람직한 실시예에 따른 반도체 소자의 안티퓨즈를 설명하기 위한 평면도와 단면도,

도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 안티퓨즈 제조방법을 설명하기 위한 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

31 : 반도체 기판 32 : 소자분리막

33 : 마스크패턴 34 : 리세스

35 : 첨점 36 : 게이트절연막

37 : 게이트전극

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 안티퓨즈 및 그의 제조방법에 관한 것이다.

일반적으로 안티퓨즈(Anti-fuse) 구조는 밀러형의 캐패시터(즉, MOS구조)의 상하부 전극에 전압을 인가해, 활성영역에 형성된 캐리어들이 게이트산화막쪽으로의 주입(Injection)을 유발시켜 게이트산화막의 절연파괴를 얻는다.

그리고, 접합의 존재는 접합 부근의 게이트산화막에 전계를 집중시켜 안티퓨즈의 도통조건을 완화시키기 위한 것이다.

도 1a와 도 1b는 종래 기술에 따른 반도체 소자의 안티퓨즈를 설명하기 위한 단면도이다. 설명의 편의를 돕기위해 도 1a와 도 1b는 동일한 도면부호를 사용하기로 한다.

도 1a에 도시된 바와 같이, 반도체 기판(11)에 소자분리막(12)을 형성하여 활성영역을 정의하고, 반도체 기판(11) 상부에 게이트절연막(13)을 형성한다.

이어서, 게이트절연막(13) 상에 폴리실리콘전극(14)을 형성한다.

그러나, 종래 기술의 안티퓨즈 구조는 퓨즈 도통을 위해(즉, 게이트절연막(13)을 파괴시키기 위해) 매우 높은 수준의 전계(Electric Field)집중이 요구된다. 특히, 종래 기술은 게이트절연막(13) 아래의 활성영역이 플라나 구조이므로 더욱더 높은 수준의 전계가 요구되어 퓨즈 도통을 위해 큰 전압을 인가해야하는 문제가 있다.

플라나 구조에서 퓨즈 도통을 위해 큰 전압을 인가해야하는 문제를 해결하기 위해 도 1b에 도시된 바와 같이, 반도체 기판(11)에 소자분리막(12)을 형성하여 활성영역을 정의하고, 반도체 기판(11)을 국부적으로 식각하여 트렌치(15)를 형성한다.

이어서, 트렌치(15)를 포함한 전면에 게이트절연막(13)을 형성하고, 트렌치(15)를 매립하면서 게이트절연막(13) 상에 폴리실리콘전극(14)을 형성한다.

위와 같이, 종래 기술은 활성영역에 트렌치(15)가 형성된 노말스텝(Normal Step)구조를 형성함으로써 트렌치(15)의 모서리 부분에 전계집중지역('Ｅ')을 형성한다.

그러나, 게이트절연막(13)이 균일하게 형성되고, 트렌치(15)의 모서리 부분에 집중되는 전계집중도가 약해 퓨즈 도통을 위해서는 여전히 고전압이 필요하고 특히, 저전압 제품에서는 도통을 위한 전압을 얻을 수 없어 안티퓨즈의 리페어(Repair)가 어려운 문제점이 있다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 낮은 전압에서도 퓨즈가 쉽게 도통되도록 하기 위한 반도체 소자의 안티퓨즈 및 그의 제조방법을 제공하는데 그 목적이 있다.

본 발명은 반도체 기판에 형성된 소자분리막, 상기 소자분리막에 인접하는 모서리부분에서 첨점을 갖고 상기 반도체 기판 표면으로부터 소정 깊이를 갖는 리세스, 상기 리세스를 포함한 전면에 형성된 게이트절연막, 상기 게이트절연막 상에 형성된 게이트전극을 포함한다.

또한, 본 발명은 반도체 기판에 소자분리막을 형성하는 단계, 상기 반도체 기판을 소정깊이 식각하여 상기 소자분리막과 인접하는 모서리부분에서 첨점을 갖는 리세스를 형성하는 단계, 상기 소자분리막을 소정깊이 식각하여 상기 리세스의 모서리에 첨점을 돌출시키는 단계, 상기 첨점을 포함한 전면에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 게이트전극을 형성하는 단계를 포함한다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 2a와 도 2b는 본 발명의 바람직한 실시예에 따른 반도체 소자의 안티퓨즈를 설명하기 위한 평면도와 단면도이다.

도 2a에 도시된 바와 같이, 반도체 기판(21)에 소자분리막(22)을 형성되어 활성영역(21a)을 정의하고, 활성영역(21a)을 일부 소정식각하여 소자분리막(22)과 인접하는 모서리부분에서 첨점(23a)을 갖고 상기 반도체 기판(21)의 표면으로부터 소정 깊이를 갖는 리세스(점선안쪽, 23)가 형성된다.

그리고, 리세스(23)와 접하는 부분의 소자분리막(22)이 소정깊이 식각되어, 리세스(23)의 첨점(23a)이 돌출되고 리세스(23)를 포함한 전면에 게이트절연막이 형성된다. 이때, 게이트절연막은 리세스의 첨점(23a)에서 리세스(23)를 제외한 영역보다 얇게 형성된다.

그리고, 게이트절연막 상에 게이트전극(24)이 형성된다. 이때, 게이트전극(24)은 리세스의 첨점(23a)을 덮도록 형성된다. 그리고, 반도체 기판(21)의 활성영역(21a)에 접합콘택(25)이 형성된다.

위와 같이, 리세스(23)의 모서리에 첨점(23a)을 형성하여 게이트절연막이 첨점(23a) 부위에서 첨점(23a)을 제외한 다른 영역에 비해 얇게 형성되도록 하고, 게이트전극(24)이 첨점(23a)을 덮도록 형성하여 후속 안티퓨즈 형성시 낮은 전압에서도 쉽게 게이트절연막이 단락되어 게이트전극(24)과 반도체 기판(21)의 활성영역(21a)간의 도통을 쉽게 할 수 있다.

이에 대해 자세히 살펴보면 도 2b에 도시된 바와 같이, 도 2a의 Ａ―Ａ’단면도이다.

반도체 기판(21)에 소자분리막(22)을 형성하고, 반도체 기판(21)을 소정깊이 식각하여 소자분리막(22)과 인접하는 모서리 부분에서 첨점(전계집중지역, 23a)을 갖고 반도체 기판(21)의 표면으로부터 소정깊이를 갖는 리세스(23)를 형성한다. 리세스(23)와 접하는 소자분리막(22)을 리세스(23)보다 얇게 일부 식각하여 첨점)을 돌출시킨다.

이어서, 리세스(23)를 포함한 전면에 게이트절연막(26)을 형성한다. 이때, 게이트절연막(26)은 리세스의 첨점(23a)에서 첨점(23a)을 제외한 다른 영역에 비해 더 얇게 형성된다. 즉, 첨점(23a)에서는 게이트절연막(26)이 다른 영역에 비해 더 얇게 형성되어 후속 안티퓨즈 형성시 낮은 전압에서도 쉽게 단락된다.

이어서, 게이트절연막(26) 상에 게이트전극(24)을 형성한다. 여기서, 게이트전극(24)은 폴리실리콘으로 형성하되, 첨점(23a)을 덮는 구조로 형성한다.

위와 같이, 첨점(23a)부위의 게이트절연막(26)이 얇게 형성되어 전계가 집중되므로 후속 안티퓨즈 형성시 낮은 전압에서도 쉽게 단락되어 게이트전극(24)과 반도체 기판(21) 사이에 도통을 쉽게 할 수 있다.

도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 안티퓨즈 제조방법을 설명하기 위한 공정 단면도이다. 도 3a 내지 도 3e는 도 2a의 Ａ―Ａ’의 단면도 즉, 도 2b를 형성하기 위한 공정 단면도이다.

도 3a에 도시된 바와 같이, 반도체 기판(31)에 소자분리막(32)을 형성한다. 여기서, 소자분리막(32)은 활성영역을 정의하기 위한 것으로, 후속 리세스보다 깊게 즉, 소자분리역할을 충분히 할 수 있는 깊이로 형성한다.

이어서, 반도체 기판(31) 상에 리세스예정지역이 오픈된 마스크패턴(33)을 형성한다. 여기서, 마스크패턴(33)은 반도체 기판(31) 상에 감광막을 형성하고 노광 및 현상으로 패터닝하여 리세스예정지역을 오프닝시켜 형성한다. 특히, 마스크패턴(33)은 소자분리막(32)의 끝단에 맞추어 형성한다.

도 3b에 도시된 바와 같이, 마스크패턴(33)을 식각마스크로 반도체 기판(31)을 식각하여 리세스(34)를 형성한다. 여기서, 리세스(24)는 HBr가스로 식각하여 형성하되, 소자분리막(32)과 인접하는 모서리부분에서 첨점(35)을 갖고 상기 반도체 기판(31)의 표면으로부터 소정 깊이를 갖도록 형성한다.

이어서, 마스크패턴(33)을 산소플라즈마로 스트립한다.

도 3c에 도시된 바와 같이, 소자분리막(32)을 소정깊이 식각하여 리세스(34)의 모서리부분에 형성된 첨점(35)을 돌출시킨다. 이때, 소자분리막(32)의 식각깊이는 리세스(34)의 깊이보다 얇게 식각한다.

따라서, 리세스의 모서리에 첨점(35)이 돌출되어 전계집중도를 더 확보할 수 있다.

도 3d에 도시된 바와 같이, 리세스(34)를 포함한 전면에 게이트절연막(36)을 형성한다. 여기서, 게이트절연막(36)은 반도체 기판(31)을 열산화시킨 산화막으로 형성하되, 리세스의 첨점(35)에서는 첨점(35)을 제외한 다른 영역에 비해 더 얇게 형성한다.

즉, 돌출된 첨점(35) 부위에 게이트절연막(36)의 씨닝(Thinning)을 인위적으로 유발하여 전계가 집중되는 첨점(35)에 후속 안티퓨즈 형성시 게이트절연막(36)의 단락을 쉽게한다.

도 3e에 도시된 바와 같이, 게이트절연막(36) 상에 게이트전극(37)을 형성한다. 여기서, 게이트전극(37)은 첨점(35)을 덮도록 형성한다. 여기서, 게이트전극(37)은 폴리실리콘으로 형성할 수 있다. 특히, 게이트절연막(36)이 얇게 형성된 첨점(35)을 후속 안티퓨즈 형성시 도통의 패스(Path)로 사용하기 위해서이다.

즉, 게이트전극(37)을 소자분리막(32) 지역까지 과도형성(Over Deposition)하여 후속 안티퓨즈 형성시 게이트절연막(36)이 얇게 형성되고 전계가 집중되는 첨점(35)을 도통의 패스로 사용하여 낮은 전압에서도 도통을 쉽게 할 수 있다.

상술한 본 발명은, 리세스의 모서리에 첨점을 형성함으로써 게이트절연막의 씨닝을 인위적으로 유발함과 동시에 전계가 집중되도록 하고, 이어서 첨점을 덮도록 게이트전극을 형성하여 후속 안티퓨즈 형성시 낮은 전압에서도 게이트절연막이 쉽게 단락되어 게이트전극과 반도체 기판간의 도통을 쉽게 할 수 있는 장점이 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명에 의한 반도체 소자의 제조방법은 게이트절연막의 씨닝과 전계집중지역을 인위적으로 유발하여 안티퓨즈 형성시 낮은 전압에서도 쉽게 도통이 가능하도록 함으로써 퓨즈 리페어를 원할히 하여 소자의 수율 향상에 효과가 있다.

Claims

반도체 기판에 형성된 소자분리막;

상기 소자분리막에 인접하는 모서리부분에서 첨점을 갖고 상기 반도체 기판 표면으로부터 소정 깊이를 갖는 리세스;

상기 리세스를 포함한 전면에 형성된 게이트절연막; 및

상기 게이트절연막 상에 형성된 게이트전극

를 포함하는 반도체 소자의 안티퓨즈.
제1항에 있어서,

상기 게이트절연막은,

상기 리세스의 첨점 부분에 형성된 두께가 상기 첨점을 제외한 부분에 형성된 두께보다 더 얇은 것을 특징으로 하는 반도체 소자의 안티퓨즈.
제1항에 있어서,

상기 게이트전극은 상기 리세스의 첨점을 덮는 것을 특징으로 하는 반도체 소자의 안티퓨즈.
제1항에 있어서,

상기 첨점은 소자분리막의 높이보다 더 높은 것을 특징으로 하는 반도체 소자의 안티퓨즈.
제1항에 있어서,

상기 게이트전극은 폴리실리콘인 것을 특징으로 하는 반도체 소자의 안티퓨즈.
반도체 기판에 소자분리막을 형성하는 단계;

상기 반도체 기판을 소정깊이 식각하여 상기 소자분리막과 인접하는 모서리부분에서 첨점을 갖는 리세스를 형성하는 단계;

상기 소자분리막을 소정깊이 식각하여 상기 리세스의 모서리에 첨점을 돌출시키는 단계;

상기 첨점을 포함한 전면에 게이트절연막을 형성하는 단계; 및

상기 게이트절연막 상에 게이트전극을 형성하는 단계

를 포함하는 반도체 소자의 안티퓨즈 제조방법.
제6항에 있어서,

상기 게이트절연막을 형성하는 단계는,

상기 리세스의 첨점 부분에 형성된 두께가 상기 첨점을 제외한 부분에 형성된 두께보다 더 얇게 형성하는 것을 특징으로 하는 반도체 소자의 안티퓨즈 제조방법.
제6항에 있어서,

상기 첨점을 형성하는 단계에서,

상기 소자분리막은 상기 리세스의 높이보다 낮게 식각하는 것을 특징으로 하는 반도체 소자의 안티퓨즈 제조방법.
제6항에 있어서,

상기 게이트전극을 형성하는 단계에서,

상기 게이트전극은 상기 첨점을 덮도록 형성하는 것을 특징으로 하는 반도체 소자의 안티퓨즈 제조방법.
제6항에 있어서,

상기 게이트전극은 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 안티퓨즈 제조방법.