KR980006078A - 반도체장치의 소자 분리막 형성방법 - Google Patents
반도체장치의 소자 분리막 형성방법 Download PDFInfo
- Publication number
- KR980006078A KR980006078A KR1019960025378A KR19960025378A KR980006078A KR 980006078 A KR980006078 A KR 980006078A KR 1019960025378 A KR1019960025378 A KR 1019960025378A KR 19960025378 A KR19960025378 A KR 19960025378A KR 980006078 A KR980006078 A KR 980006078A
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- thin film
- etching
- film
- trench
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 18
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000002955 isolation Methods 0.000 title claims abstract description 8
- 239000010408 film Substances 0.000 claims abstract 24
- 239000010409 thin film Substances 0.000 claims abstract 19
- 238000005530 etching Methods 0.000 claims abstract 13
- 239000000758 substrate Substances 0.000 claims abstract 13
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract 8
- 230000004888 barrier function Effects 0.000 claims abstract 3
- 238000001312 dry etching Methods 0.000 claims 2
- 230000000873 masking effect Effects 0.000 claims 2
- 150000004767 nitrides Chemical class 0.000 claims 2
- 238000005498 polishing Methods 0.000 claims 2
- 125000006850 spacer group Chemical group 0.000 claims 2
- 239000000126 substance Substances 0.000 claims 2
- 238000001039 wet etching Methods 0.000 claims 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052710 silicon Inorganic materials 0.000 abstract 2
- 239000010703 silicon Substances 0.000 abstract 2
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
본 발명은 반도체 장치에 있어서, 반도체 기판상에 마스크용 박막을 형성하는 단계; 상기 박막상에 트렌치 형성을 위한 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각장벽으로 상기 박막과 상기 반도체 기판의 소정깊이를 식각하여 트렌치를 형성하되, 수직선상의 상기 트렌치 및 상기 포토레지스트 패턴 측벽보다 상기 박막 측벽이 더 제거되도록 식각하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 전체구조 상부에 절연막을 형상한 후, 상기 박막의 상부 표면이 드러날 때까지 에치백하는 단계; 상기 박막을 제거하는 단계; 및 상기 절연막을 식각하되, 상기 트렌치된 반도체 기판 상부 모서리 아래로 내려오지 않도록 제거하는 단계를 포함헤서 이루어진 소자분리막 형성방법에 관한 것으로, 소자간 전기적 절연을 위한 소자분리막 영역을 트렌치 구조로 형성하고, 소자간 절연막인 필드산화막 패턴이 트렌치된 실리콘 기판 모서리 아래로 내려오지 않도록 조정하여, 후속 트랜지스터 형성 공정시 게이트 전극용 전도막과 하부 실리콘 기판과의 접속에 의한 임계전압 강하를 제거하여 소자의 특성을 향상시킬 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a도 내지 제1c도는 본 발명의 일실시예에 따른 반도체 장치의 소자 분리막 형성 공정 단면도이다.
Claims (12)
- 반도체 장치에 있어서, 반도체 기판상에 마스크용 박막을 형성하는 단계; 상기 박막상에 트렌치 형성을 위한 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각장벽으로 상기 박막과 상기 반도체 기판의 소정깊이를 식각하여 트렌치를 형성하되, 수직선상의 상기 트렌치 및 상기 포토레지스트 패턴 측벽보다 상기 박막 측벽이 더 제거되도록 식각하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 전체구조 상부에 절연막을 형성한 후, 상기 박막의 상부 표면이 드러날 때까지 에치백하는 단계; 상기 박막을 제거하는 단계; 및 상기 절연막을 식각하되, 상기 트렌치된 반도체 기판 상부 모서리 아래로 내려오지 않도록 제거하는 단계를 포함해서 이루어진 소자분리막 형성방법.
- 제1항에 있어서, 상기 마스크용 박막은 상기 반도체 기판상에 차례로 적층된 패드 산화막 및 질화막으로 이루어지는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
- 제1항에 있어서, 상기 절연막은 산화막인 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
- 제1항에 있어서, 상기 트렌치 형성을 위한 식각은 건식식각인 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
- 제1항에 있어서, 상기 에치백 공정은 화학적 기계적 연마 방식에 의해 진행하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
- 제1항에 있어서, 상기 절연막의 식각은 습식식각인 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
- 반도체 기판상에 마스크용 박막을 형성하는 단계; 소자분리 마스크를 이용하여 상기 박막을 식각하는 단계; 상기 박막 측벽에 제1 절연막 스페이서를 형성하는 단계; 상기 제1 절연막 스페이서를 식각장벽으로 소정 깊이의 반도체 기판을 식가하여 트렌치를 형성하는 단계; 전체구조 상부에 제2 절연막을 형성한 후, 상기 박막의 상부 표면이 드러날때까지 에치백하는 단계; 상기 박막을 제거하는 단계; 및 상기 제1 및 제2 절연막을 식각하되, 상기 트렌치된 반도체 기판 상부 모서리 아래로 내려오지 않도록 제거하는 단계를 포함헤서 이루어진 소자분리막 형성방법.
- 제7항에 있어서, 상기 마스크용 박막은 상기 반도체 기판상에 차례로 적층된 패드 산화막 및 질화막으로 이루어지는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
- 제7항에 있어서, 상기 제1 및 제2 절연막은 산화막인 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
- 제7항에 있어서, 상기 트렌치 형성을 위한 식각은 건식식각인 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
- 제7항에 있어서, 상기 에치백 공정은 화학적 기계적 연마 방식에 의해 진행하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
- 제7항에 있어서, 상기 제1 및 제2 절연막의 식각은 습식식각인 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960025378A KR100223750B1 (ko) | 1996-06-28 | 1996-06-28 | 반도체 장치의 소자 분리막 형성방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960025378A KR100223750B1 (ko) | 1996-06-28 | 1996-06-28 | 반도체 장치의 소자 분리막 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR980006078A true KR980006078A (ko) | 1998-03-30 |
KR100223750B1 KR100223750B1 (ko) | 1999-10-15 |
Family
ID=19464471
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960025378A KR100223750B1 (ko) | 1996-06-28 | 1996-06-28 | 반도체 장치의 소자 분리막 형성방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100223750B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100524459B1 (ko) * | 1998-12-30 | 2006-01-12 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜치 형성 방법 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100857575B1 (ko) * | 2002-06-21 | 2008-09-09 | 매그나칩 반도체 유한회사 | 반도체소자의 소자분리막 제조방법 |
KR100431087B1 (ko) * | 2002-07-12 | 2004-05-12 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
KR100984855B1 (ko) * | 2003-07-26 | 2010-10-04 | 매그나칩 반도체 유한회사 | 반도체 소자의 소자분리막 형성방법 |
-
1996
- 1996-06-28 KR KR1019960025378A patent/KR100223750B1/ko not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100524459B1 (ko) * | 1998-12-30 | 2006-01-12 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜치 형성 방법 |
Also Published As
Publication number | Publication date |
---|---|
KR100223750B1 (ko) | 1999-10-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR970023995A (ko) | 트렌치 소자분리 방법 | |
KR980006510A (ko) | 반도체 장치의 제조방법 | |
KR970030640A (ko) | 반도체 장치의 소자 분리막 형성방법 | |
KR980005383A (ko) | 반도체 장치 및 그 제조방법 | |
KR980006078A (ko) | 반도체장치의 소자 분리막 형성방법 | |
KR940004779A (ko) | 트렌치 기술을 이용한 반도체 장치의 소자분리영역 형성방법 | |
KR100219549B1 (ko) | 랜딩 패드를 갖는 반도체 소자의 제조방법 | |
KR100730476B1 (ko) | 반도체 소자 및 그 제조 방법 | |
KR100290912B1 (ko) | 반도체소자의 격리막 형성방법 | |
KR0168198B1 (ko) | 반도체 장치의 트렌치형 소자분리방법 | |
KR100331559B1 (ko) | 소이 구조의 반도체 소자 및 그 제조방법 | |
KR20000021278A (ko) | 트렌치 소자 분리 방법 | |
KR920003557A (ko) | 반도체 장치 및 그 방법 | |
KR100679833B1 (ko) | 반도체 소자 및 그 제조 방법 | |
JP3146554B2 (ja) | 素子分離方法 | |
KR20020002706A (ko) | 트랜지스터 및 그의 제조 방법 | |
KR960019730A (ko) | 수직구조 트랜지스터를 이용한 반도체장치 및 제조방법 | |
KR960015919A (ko) | 반도체소자의 전하보존전극 제조방법 | |
KR980006108A (ko) | 반도체 장치의 소자 분리막 형성방법 | |
KR960026288A (ko) | 반도체소자의 미세콘택홀 형성방법 | |
KR20000051041A (ko) | 반도체 집적회로의 트렌치 소자분리방법 | |
KR970060450A (ko) | 트렌치를 이용한 반도체 소자의 분리 방법 | |
KR960015845A (ko) | 반도체 소자의 격리방법 | |
KR980005623A (ko) | 반도체 소자의 콘택홀 형성방법 | |
KR960015813A (ko) | 모스펫 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20080619 Year of fee payment: 10 |
|
LAPS | Lapse due to unpaid annual fee |