KR20100092580A - 반도체 소자의 패턴 및 이의 형성 방법 - Google Patents

반도체 소자의 패턴 및 이의 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 패턴 및 이의 형성 방법에 관한 것으로, 제1 패턴이 형성되는 제1 영역 및 상기 제1 패턴보다 폭이 넓은 제2 패턴이 형성되는 제2 영역을 포함하는 반도체 기판이 제공되는 단계;와, 상기 반도체 기판상에 식각 대상막을 형성하는 단계와, 상기 제1 영역 및 상기 제2 영역의 상기 식각 대상막 상에 제1 식각 패턴들을 형성하되, 상기 제1 영역과 상기 제2 영역의 경계에 형성된 상기 제1 식각 패턴의 폭으로 상기 제2 패턴 및 상기 제2 패턴과 인접한 상기 제1 패턴 사이의 거리가 한정되는 단계와, 상기 제1 식각 패턴의 양측벽에 제2 식각 패턴들을 형성하되, 상기 제2 영역 에 형성된 상기 제2 식각 패턴은 상기 제1 영역에 형성된 상기 제2 식각 패턴들보다 폭이 넓게 형성되는 단계와, 상기 제1 식각 패턴들을 제거하는 단계와, 상기 제2 영역의 상기 식각 대상막 상에 제3 식각 패턴을 형성하되, 상기 제3 식각 패턴은 상기 제2 패턴의 일부와 중첩되어 형성되는 단계 및 상기 제3 식각 패턴 및 상기 제2 식각 패턴들로 상기 식각 대상막을 식각하여 상기 제1 패턴 및 상기 제2 패턴을 형성하는 단계를 포함하기 때문에, 미세 패턴을 용이하게 형성할 수 있다.
미세 패턴, 식각 대상막, 하드 마스크막, 게이트 적층막

Description

반도체 소자의 패턴 및 이의 형성 방법{Method of forming a pattern of a semi conductor}
본 발명은 반도체 소자의 패턴 및 이의 형성 방법에 관한 것으로, 특히 미세한 패턴을 형성하기 위한 반도체 소자의 패턴 및 이의 형성 방법에 관한 것이다.
반도체 기판에는 게이트나 소자 분리막과 같은 다수의 요소들이 형성되며, 이러한 게이트 들을 전기적으로 연결시키기 위하여 금속 배선들이 형성된다. 금속 배선과 반도체 기판의 접합 영역(예를 들어, 트랜지스터의 소오스 또는 드레인)은 콘택 플러그에 의해 전기적으로 연결된다.
이러한 게이트나 금속 배선 등은 대부분 패턴 형성 공정을 통해 형성된다. 즉, 반도체 기판상에 패터닝을 형성하고자 하는 식각 대상막, 예를 들면 게이트 적층막이나 도전막 또는 절연막을 형성하고 식각 대상막 상에 식각 마스크 패턴을 형성한 뒤 식각 마스크 패턴을 이용한 식각 공정으로 식각 대상막을 패터닝한다. 이러한 패턴 형성 공정을 통해 미세 패턴을 형성하는 것은 초소형 및 고성능의 반도체 소자를 형성하는데 반드시 필요한 공정으로써 매우 중요하다.
하지만, 패턴 형성 공정시 사용되는 장비의 한계로 인하여 형성할 수 있는 패턴의 크기는 한정되어 있으며 이러한 장비의 한계를 극복하는데 많은 어려움이 있다. 또한, 패턴이 폭이 서로 다른 제1 패턴 및 제2 패턴들을 단일 평면상에 형성해야 하는 경우 각각의 패턴을 형성하기 위한 마스크 공정을 별도로 실시해야 하기 때문에, 각각의 패턴을 형성하기 위한 마스크의 오버레이 마진 등에 의하여 제1 패턴과 제2 패턴 사이의 거리가 불균일하게 형성되거나 제1 패턴과 제2 패턴 사이에 형성되는 패턴의 폭이 불균일하게 형성될 수 있다.
본 발명은 제1 패턴 및 제1 패턴보다 폭이 넓은 제2 패턴을 동일 평면상에 형성할 때, 제1 패턴을 형성하기 위한 식각 패턴의 일부를 제1 패턴과 제2 패턴 사이의 경계부에 형성하여 제2 패턴 및 제2 패턴과 인접한 제1 패턴 사이의 간격을 균일하게 형성할 수 있고, 제1 패턴을 형성하기 위한 식각 패턴의 일부를 제2 패턴이 형성되는 영역의 일부에도 형성하여 제2 패턴을 형성하기 위한 식각 패턴의 마진을 증가시킴으로써 제2 패턴의 폭을 균일하게 형성할 수 있다.
본 발명의 일측면에 따른 반도체 소자의 패턴 형성 방법은, 제1 패턴이 형성되는 제1 영역 및 상기 제1 패턴보다 폭이 넓은 제2 패턴이 형성되는 제2 영역을 포함하는 반도체 기판이 제공되는 단계;와, 상기 반도체 기판상에 식각 대상막을 형성하는 단계와, 상기 제1 영역 및 상기 제2 영역의 상기 식각 대상막 상에 제1 식각 패턴들을 형성하되, 상기 제1 영역과 상기 제2 영역의 경계에 형성된 상기 제1 식각 패턴의 폭으로 상기 제2 패턴 및 상기 제2 패턴과 인접한 상기 제1 패턴 사이의 거리가 한정되는 단계와, 상기 제1 식각 패턴의 양측벽에 제2 식각 패턴들을 형성하되, 상기 제2 영역 에 형성된 상기 제2 식각 패턴은 상기 제1 영역에 형성된 상기 제2 식각 패턴들보다 폭이 넓게 형성되는 단계와, 상기 제1 식각 패턴들을 제거하는 단계와, 상기 제2 영역의 상기 식각 대상막 상에 제3 식각 패턴을 형성하되, 상기 제3 식각 패턴은 상기 제2 패턴의 일부와 중첩되어 형성되는 단계 및 상 기 제3 식각 패턴 및 상기 제2 식각 패턴들로 상기 식각 대상막을 식각하여 상기 제1 패턴 및 상기 제2 패턴을 형성하는 단계를 포함한다.
상기 제2 영역에 형성된 상기 제2 식각 패턴의 폭은 상기 제1 영역과 상기 제2 영역의 경계에 형성된 상기 제1 식각 패턴 및 상기 제2 영역에 형성된 상기 제1 식각 패턴 사이의 거리와 동일하게 형성될 수 있다. 상기 제1 영역과 상기 제2 영역의 경계에 형성된 상기 제1 식각 패턴의 폭은 상기 제1 영역에 형성된 상기 제1 식각 패턴들의 폭의 1배∼4배로 형성될 수 있다. 상기 제2 영역에 형성된 상기 제2 식각 패턴의 폭은 상기 제1 영역에 형성된 상기 제2 식각 패턴들의 폭의 1배∼1.9배로 형성될 수 있다. 상기 식각 대상막은 하드 마스크막일 수 있다. 상기 식각 대상막은 게이트 적층막일 수 있다. 상기 제1 식각 패턴은 상기 제2 식각 패턴 또는 상기 식각 대상막과 식각 선택비가 다를 수 있다. 상기 제1 식각 패턴은 산화막 또는 카본막 중 어느 하나로 형성할 수 있다. 상기 제2 식각 패턴은 폴리 실리콘막 또는 질화막 중 어느 하나로 형성할 수 있다. 상기 제3 식각 패턴은 폴리 실리콘막 또는 질화막 중 어느 하나로 형성할 수 있다.
본 발명의 다른 측면에 따른 반도체 소자의 패턴 형성 방법은, 워드라인이 형성되는 제1 영역 및 상기 워드라인보다 폭이 넓은 셀렉트 라인이 형성되는 제2 영역을 포함하는 반도체 기판이 제공되는 단계와, 상기 반도체 기판상에 게이트 적층막을 형성하는 단계와, 상기 제1 영역 및 상기 제2 영역의 상기 게이트 적층막 상에 제1 식각 패턴들을 형성하되, 상기 제1 영역과 상기 제2 영역의 경계에 형성된 상기 제1 식각 패턴의 폭으로 상기 제2 패턴 및 상기 제2 패턴과 인접한 상기 제1 패턴 사이의 거리가 한정되는 단계와, 상기 제1 식각 패턴의 양측벽에 제2 식각 패턴들을 형성하되, 상기 제2 영역에 형성된 상기 제2 식각 패턴은 상기 제1 영역에 형성된 상기 제2 식각 패턴들보다 폭이 넓게 형성되는 단계와, 상기 제1 식각 패턴들을 제거하는 단계와, 상기 제2 영역의 상기 게이트 적층막 상에 제3 식각 패턴을 형성하되, 상기 제3 식각 패턴은 상기 제2 패턴의 일부와 중첩되어 형성되는 단계 및 상기 제3 식각 패턴 및 상기 제2 식각 패턴들로 상기 게이트 적층막을 식각하여 상기 워드라인 및 상기 셀렉트 라인을 형성하는 단계를 포함한다.
본 발명의 또 다른 측면에 따른 반도체 소자의 패턴은, 제1 패턴이 형성되는 제1 영역 및 상기 제1 패턴보다 폭이 넓은 제2 패턴이 형성되는 제2 영역을 포함하는 반도체 기판과, 상기 반도체 기판상에 배치된 식각 대상막과, 상기 식각 대상막 상에 형성되며, 상기 제1 패턴을 형성하기 위하여 상기 제1 영역에 형성되고, 상기 제2 패턴 및 상기 제2 패턴과 인접한 상기 제1 패턴 사이의 거리를 한정하기 위하여 상기 제1 영역과 상기 제2 영역의 경계에 형성되며, 상기 제2 패턴을 형성하기 위한 식각 패턴의 마진을 제공하기 위하여 상기 제2 영역에 형성되는 제2 식각 패턴 및 상기 제2 영역에 형성된 상기 제1 패턴과 중첩되어 상기 제2 영역의 상기 식각 대상막 상부에 형성되며 상기 제2 패턴을 형성하기 위한 제3 식각 패턴을 포함한다.
본 발명의 반도체 소자의 패턴 및 이의 형성 방법에 따르면, 제1 패턴 및 제1 패턴보다 폭이 넓은 제2 패턴을 동일 평면상에 형성하더라도 제1 패턴과 제2 패 턴 사이의 간격을 균일하게 형성할 수 있고 제2 패턴들의 폭을 균일하게 형성할 수 있다. 따라서, 더욱 신회성있는 반도체 소자의 패턴의 형성이 가능하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
도 1a 내지 도 1f는 본 발명의 일실시예에 따른 반도체 소자의 패턴 및 이의 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다. 또한, 도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 소자의 패턴 및 이의 형성 방법을 설명하기 위하여 도시한 소자의 평면도이다. 특히, 도 1a는 도 2a의 절단선 E-E'를 따라 절 단한 단면도이고, 도 1d는 도 2b의 절단선 E-E'를 따라 절단한 단면도이며, 도 1f는 도 2c의 절단선 E-E'를 따라 절단한 단면도이다.
도 1a 및 도 2a를 참조하면, 제1 패턴이 형성되는 제1 영역(A) 및 제1 패턴보다 폭이 넓은 제2 패턴이 형성되는 제2 영역(B)을 포함하는 반도체 기판(102)이 제공된다. 예를 들어 플래시 메모리 소자의 경우, 제1 영역(A)은 워드 라인이 형성되는 영역이고 제2 영역(B)은 드레인 셀렉트 라인 또는 소스 셀렉트 라인과 같은 셀렉트 라인이 형성되는 영역일 수 있다. 그리고, 반도체 기판(102) 상에 식각 대상막(104)이 형성된다. 식각 대상막(104)은 후속하는 식각 공정을 통해 제1 영역(A)에는 제1 패턴으로, 제2 영역(B)에는 제2 패턴으로 형성된다. 예를 들어 플래시 메모리 소자의 경우 식각 대상막(104)은 하드 마스크막이거나, 터널 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트 등을 포함하는 게이트 적층막일 수 있다.
식각 대상막(104) 상에는 제1 식각 패턴(106a, 106b, 106c)들이 형성된다. 제1 식각 패턴(106a, 106b, 106c)들은 주로 제1 영역(A)에 형성되는 제1 패턴을 한정하기 위한 패턴을 형성하기 위한 보조 패턴으로 형성되며, 부가적으로 제1 패턴과 제2 패턴 사이의 거리를 한정하거나 제2 패턴의 마진을 증가시킬 수 있다. 제1 식각 패턴(106a, 106b, 106c)들은 하부에 형성되는 식각 대상막(104) 또는 후속하는 공정에서 형성되는 제2 식각 패턴과 식각 선택비가 다른 물질, 예를 들면 산화막이나 카본막으로 형성할 수 있다.
제1 영역(A)에 형성되는 제1 식각 패턴(106a)들 사이의 거리(W2)는 제1 영역(A)에 형성되는 제1 식각 패턴(106a)들의 폭(W1)의 3배로 형성하는 것이 바람직 하다. 또한, 제1 영역(A)과 제2 영역(B)의 경계에 형성되는 제1 식각 패턴(106b)의 폭(W3)은 제2 패턴 및 제2 패턴과 인접한 제1 패턴 사이의 거리를 한정하며, 제1 식각 패턴(106b)의 폭(W3)은 제1 영역(A)에 형성되는 제1 식각 패턴(106a)들의 폭(W1)의 1배∼4배로 형성할 수 있다. 그리고, 제1 식각 패턴(106b)과 제2 영역(B)에 형성되는 제1 식각 패턴(106c) 사이의 거리(W4)는, 후속하는 제2 식각 패턴 형성 공정에서 이들 사이의 공간이 제2 식각 패턴으로 메워질 수 있도록 형성할 수 있다. 예를 들면, 거리(W4)는 제1 영역(A)에 형성되는 제1 식각 패턴(106a)들의 폭(W1)의 1배∼1.9배로 형성할 수 있다.
도 1b를 참조하면, 제1 식각 패턴(106a, 106b, 106c)들을 포함하는 식각 대상막(104) 상에 제2 식각 패턴용 물질막을 형성하고 이방성 식각 공정을 실시하여 제1 식각 패턴(106a, 106b, 106c)들의 양측벽에 제2 식각 패턴(108a, 108b)들을 형성한다. 제2 식각 패턴(108a, 108b)들은 식각 대상막(104) 또는 제1 식각 패턴(106a, 106b, 106c)들과 식각 선택비가 다른 물질, 예를 들면 폴리 실리콘막 또는 질화막으로 형성할 수 있다.
제1 영역(A)에 형성된 제2 식각 패턴(108a)들의 폭(W5)은 제1 영역(A)에 형성된 제1 식각 패턴(106a)들의 폭(W1)과 동일하게 형성하며, 제2 식각 패턴(108a)들 사이의 거리(W6)는 제2 식각 패턴(108a)들의 폭(W5)과 동일하게 형성하는 것이 바람직하다. 또한, 제1 영역(A)과 제2 영역(B)의 경계에 형성되는 제1 식각 패턴(106b)과 제2 영역(B)에 형성되는 제1 식각 패턴(106c) 사이는 제2 식각 패턴(108b)으로 메워질 수 있다. 이때, 제2 영역(B)에 형성된 제2 식각 패턴(108b)의 폭(W4)은 제1 영역(A)에 형성된 제2 식각 패턴(108)들의 폭(W5)의 1배 ∼ 1.9배로 형성될 수 있다.
도 1c를 참조하면, 제1 식각 패턴(106a, 106b, 106c)들을 제거한다. 이로써 식각 대상막(104) 상에는 제2 식각 패턴(108a, 108b)들이 잔류한다.
도 1d 및 도 2b를 참조하면, 제2 영역(B)에 형성된 제2 식각 패턴(108b)을 포함하는 제2 영역(B)의 식각 대상막(104) 상에 제3 식각 패턴(110)을 형성한다. 제3 식각 패턴(110)은 제2 영역(B)에 형성되는 제2 패턴을 한정하기 위하여 형성한다. 제3 식각 패턴(110)은 식각 대상막(104) 또는 제2 식각 패턴(108a, 108b)들과 식각 선택비가 다른 물질, 예를 들면 폴리 실리콘막 또는 질화막으로 형성할 수 있다. 즉, 제2 식각 패턴(108a, 108b)들을 폴리 실리콘막으로 형성하면 제3 식각 패턴(110)은 질화막으로 형성하고, 제2 식각 패턴(108a, 108b)들을 질화막으로 형성하면 제3 식각 패턴(110)은 폴리 실리콘막으로 형성할 수 있다.
이때, 후속하는 식각 공정에서 제2 식각 패턴(108a, 108b)들 및 제3 식각 패턴(110)을 모두 식각 마스크로 이용하여 식각 대상막(104)을 식각한다. 따라서, 제1 영역(A)과 가까운 제3 식각 패턴(110)의 측면(D)은 제2 영역(B)에 형성된 제2 식각 패턴(108)의 폭(W4)만큼 마진(margin)을 가질 수 있어 제3 식각 패턴(110) 형성시 폭(W4)만큼 마진을 가질 수 있다.
한편, 제1 식각 패턴(110) 형성시 콘택 플러그가 형성되는 패드 영역에는 패드 영역을 한정하기 위한 패드 패턴(202)을 동시에 형성할 수 있다.
도 1e를 참조하면, 제2 식각 패턴(108a, 108b)들과 제3 식각 패턴(110)을 식 각 마스크로 이용하는 식각 공정으로 식각 대상막(104)을 식각한다. 이로써 제1 영역(A)에는 식각 대상막(104)이 식각된 제1 패턴(104a)이 형성되고, 제2 영역(B)에는 식각 대상막(104)이 식각되며 제1 패턴(104a)보다 폭이 넓은 제2 패턴(104b)이 형성된다. 이때, 전술한 공정에서 제1 영역(A)과 제2 영역(B)의 경계에 형성된 제1 식각 패턴(106b; 도 1b 참조)의 폭(W3)으로 제2 패턴(104b) 및 제2 패턴(104b)과 인접한 제1 패턴(104a) 사이의 거리가 한정된다. 또한, 제2 패턴(104b)의 폭은 제2 영역(B)에 형성된 제2 식각 패턴(108b) 및 제3 식각 패턴(110)의 중첩된 폭으로 한정된다.
도 1f 및 도 2c를 참조하면, 제2 식각 패턴(108a, 108b)들과 제3 식각 패턴(110)을 제거하여 본 발명에 따른 반도체 소자의 패턴 형성을 완료한다. 이때, 전술한 공정에서 형성된 패드 패턴(202)이 제거되어 패드 영역(204)이 노출된다. 또한, 패드 영역(204) 사이의 패턴을 단절하여 인접한 패드 사이를 절연하는 식각 공정을 더욱 추가할 수 있다.
본 발명의 반도체 소자의 패턴 및 이의 형성 방법에 따르면, 서로 다른 폭으로 형성되는 제1 패턴(104a) 및 제2 패턴(104b)을 형성할 때 제1 영역(A)과 제2 영역(B)의 경계에 형성된 제1 식각 패턴(106b; 도 1b 참조)의 폭(W3)으로 제2 패턴(104b) 및 제2 패턴(104b)과 인접한 제1 패턴(104a) 사이의 거리를 한정할 수 있다. 따라서, 제2 패턴(104b) 및 제1 패턴(104a)과 제2 패턴(104b) 사이의 거리를 일정하게 형성할 수 있으며, 제1 패턴(104a)과 제2 패턴(104b) 사이의 거리를 4배 이내로 제한함으로써 로딩 효과에 의해 제1 패턴(104a)과 제2 패턴(104b)의 경계부 에서 패턴의 폭이 불균일하게 형성되는 것을 방지할 수 있다.
또한, 제2 영역(B)에 형성된 제2 식각 패턴(108b)의 폭(W4)으로 제2 패턴(104b)을 형성하기 위한 제3 식각 패턴(110)의 마진을 증가시킬 수 있다. 따라서, 제2 패턴(104b)의 폭을 균일하게 형성할 수 있다.
도 1a 내지 도 1f는 본 발명의 일실시예에 따른 반도체 소자의 패턴 및 이의 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 소자의 패턴 및 이의 형성 방법을 설명하기 위하여 도시한 소자의 평면도이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 식각 대상막
104a : 제1 패턴 104b : 제2 패턴
106a, 106b, 106c : 제1 식각 패턴 108a, 108b : 제2 식각 패턴
110 : 제3 식각 패턴 202 : 패드 패턴
204 :패드 영역

Claims (14)

  1. 제1 패턴이 형성되는 제1 영역 및 상기 제1 패턴보다 폭이 넓은 제2 패턴이 형성되는 제2 영역을 포함하는 반도체 기판이 제공되는 단계;
    상기 반도체 기판상에 식각 대상막을 형성하는 단계;
    상기 제1 영역 및 상기 제2 영역의 상기 식각 대상막 상에 제1 식각 패턴들을 형성하는 단계;
    상기 제1 식각 패턴의 양측벽에 제2 식각 패턴들을 형성하되, 상기 제2 영역 에 형성된 상기 제2 식각 패턴은 상기 제1 영역에 형성된 상기 제2 식각 패턴들보다 폭이 넓게 형성되는 단계;
    상기 제1 식각 패턴들을 제거하는 단계;
    상기 제2 영역의 상기 식각 대상막 상에 제3 식각 패턴을 형성하되, 상기 제3 식각 패턴은 상기 제2 패턴의 일부와 중첩되어 형성되는 단계; 및
    상기 제3 식각 패턴 및 상기 제2 식각 패턴들로 상기 식각 대상막을 식각하여 상기 제1 패턴 및 상기 제2 패턴을 형성하는 단계를 포함하는 반도체 소자의 패턴의 형성 방법.
  2. 제1항에 있어서,
    상기 제2 영역에 형성된 상기 제2 식각 패턴의 폭은 상기 제1 영역과 상기 제2 영역의 경계에 형성된 상기 제1 식각 패턴 및 상기 제2 영역에 형성된 상기 제1 식각 패턴 사이의 거리와 동일하게 형성되는 반도체 소자의 패턴의 형성 방법.
  3. 제1항에 있어서,
    상기 제1 영역과 상기 제2 영역의 경계에 형성된 상기 제1 식각 패턴의 폭은 상기 제1 영역에 형성된 상기 제1 식각 패턴들의 폭의 1배∼4배로 형성되는 반도체 소자의 패턴의 형성 방법.
  4. 제1항에 있어서,
    상기 제2 영역에 형성된 상기 제2 식각 패턴의 폭은 상기 제1 영역에 형성된 상기 제2 식각 패턴들의 폭의 1배∼1.9배로 형성되는 반도체 소자의 패턴의 형성 방법.
  5. 제1항에 있어서,
    상기 식각 대상막은 하드 마스크막인 반도체 소자의 패턴의 형성 방법.
  6. 제1항에 있어서,
    상기 식각 대상막은 게이트 적층막인 반도체 소자의 패턴의 형성 방법.
  7. 제1항에 있어서,
    상기 제1 식각 패턴은 상기 제2 식각 패턴 또는 상기 식각 대상막과 식각 선택비가 다른 반도체 소자의 패턴의 형성 방법.
  8. 제1항에 있어서,
    상기 제1 식각 패턴은 산화막 또는 카본막 중 어느 하나로 형성하는 반도체 소자의 패턴의 형성 방법.
  9. 제1항에 있어서,
    상기 제2 식각 패턴은 폴리 실리콘막 또는 질화막 중 어느 하나로 형성하는 반도체 소자의 패턴의 형성 방법.
  10. 제1항에 있어서,
    상기 제3 식각 패턴은 폴리 실리콘막 또는 질화막 중 어느 하나로 형성하는 반도체 소자의 패턴의 형성 방법.
  11. 제 1 항에 있어서,
    상기 제1 영역과 상기 제2 영역의 경계에 형성된 상기 제1 식각 패턴의 폭으로 상기 제2 패턴 및 상기 제2 패턴에 인접한 상기 제1 패턴 사이의 거리가 한정되는 반도체 소자의 패턴의 형성 방법.
  12. 워드라인이 형성되는 제1 영역 및 상기 워드라인보다 폭이 넓은 셀렉트 라인이 형성되는 제2 영역을 포함하는 반도체 기판이 제공되는 단계;
    상기 반도체 기판상에 게이트 적층막을 형성하는 단계;
    상기 제1 영역 및 상기 제2 영역의 상기 게이트 적층막 상에 제1 식각 패턴들을 형성하는 단계;
    상기 제1 식각 패턴의 양측벽에 제2 식각 패턴들을 형성하되, 상기 제2 영역 에 형성된 상기 제2 식각 패턴은 상기 제1 영역에 형성된 상기 제2 식각 패턴들보다 폭이 넓게 형성되는 단계;
    상기 제1 식각 패턴들을 제거하는 단계; 및
    상기 제2 영역의 상기 게이트 적층막 상에 제3 식각 패턴을 형성하되, 상기 제3 식각 패턴은 상기 제2 패턴의 일부와 중첩되어 형성되는 단계; 및
    상기 제3 식각 패턴 및 상기 제2 식각 패턴들로 상기 게이트 적층막을 식각하여 상기 워드라인 및 상기 셀렉트 라인을 형성하는 단계를 포함하는 반도체 소자의 패턴의 형성 방법.
  13. 제 12 항에 있어서,
    상기 제1 영역과 상기 제2 영역의 경계에 형성된 상기 제1 식각 패턴의 폭으로 상기 제2 패턴 및 상기 제2 패턴에 인접한 상기 제1 패턴 사이의 거리가 한정되는 반도체 소자의 패턴의 형성 방법.
  14. 제1 패턴이 형성되는 제1 영역 및 상기 제1 패턴보다 폭이 넓은 제2 패턴이 형성되는 제2 영역을 포함하는 반도체 기판;
    상기 반도체 기판상에 배치된 식각 대상막;
    상기 식각 대상막 상에 형성되며, 상기 제1 패턴을 형성하기 위하여 상기 제1 영역에 형성되고, 상기 제2 패턴 및 상기 제2 패턴과 인접한 상기 제1 패턴 사이의 거리를 한정하기 위하여 상기 제1 영역과 상기 제2 영역의 경계에 형성되며, 상기 제2 패턴을 형성하기 위한 식각 패턴의 마진을 제공하기 위하여 상기 제2 영역에 형성되는 제2 식각 패턴; 및
    상기 제2 영역에 형성된 상기 제1 패턴과 중첩되어 상기 제2 영역의 상기 식각 대상막 상부에 형성되며 상기 제2 패턴을 형성하기 위한 제3 식각 패턴을 포함하는 반도체 기판의 패턴.
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