JP2016111060A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】低コストで、トップメタル層の下方領域でのクラックの発生を防止することができる半導体装置およびその製造方法を提供すること。【解決手段】パッド領域３および素子領域４を有する第４層間膜１１と、素子領域４上に順に形成された下部電極２８、キャパシタ容量膜３３および上部電極３４を備えるＭＩＭキャパシタ２７と、パッド領域３上に形成され、下部電極２８と同一層に配置されたパッド下配線２６と、上部電極３４と同一層に配置された埋め込みパッド３０と、第４層間膜１１上に形成され、埋め込みパッド３０およびＭＩＭキャパシタ２７を覆う第５層間膜１２と、第５層間膜１２上に形成され、第５層間膜１２を貫通して埋め込みパッド３０に接する電極パッド２とを含む、半導体装置１を提供する。【選択図】図３

Description

本発明は、半導体装置およびその製造方法に関する。

近年、半導体装置に使用されるボンディングワイヤとして、金ワイヤよりも安価な銅ワイヤの使用が検討されている。たとえば、特許文献１は、銅ワイヤの使用を提案する文献の１つである。

特開２０１３−２６６２４号公報

しかしながら、銅ワイヤは金ワイヤに比べて硬いため、銅ワイヤの接合時にワイヤに印加される荷重および超音波は、金ワイヤの接合時よりも強くされる必要がある。そのため、ボンディングパッド（トップメタル層）の下層へ強いダメージが加わり、場合によっては、下層にクラックが発生する。
ボンディングパッドを際限なく厚くすれば、荷重や超音波をボンディングパッドで緩和して、下層に対するダメージを軽減できるかもしれない。しかし、この対策は、ボンディングパッドのパターン不良を招くおそれがあるため、採用することが困難である。複数のメタル層を積層してボンディングパッドを厚くすることによって、パターン不良の問題は解決できるものの、メタル層を一つ増やすごとに（１）メタル材料の堆積工程および（２）当該メタル材料のエッチング工程の２工程が増え、製造コストの上昇が避けられない。

そこで、本発明の目的は、低コストで、トップメタル層の下方領域でのクラックの発生を防止することができる半導体装置およびその製造方法を提供することである。

本発明の半導体装置は、第１領域および第２領域を有する第１層間膜と、前記第２領域上に形成された下部電極、前記下部電極上に形成された第１容量膜および前記第１容量膜上に形成された上部電極を備えるＭＩＭ構造と、前記第１領域上に形成され、前記下部電極と同一層に配置された下部メタル層と、前記上部電極と同一層に配置され、前記下部メタル層に対向する補助メタル層と、前記第１層間膜上に形成され、前記補助メタル層および前記ＭＩＭ構造を覆う第２層間膜と、前記第２層間膜上に形成され、前記第２層間膜を貫通して前記補助メタル層に接するトップメタル層とを含む（請求項１）。

この構成によれば、トップメタル層の下方に補助メタル層が配置されて、補助メタル層／トップメタル層の積層構造が構成されている。これにより、トップメタル層の表面から下方のメタル膜厚を、トップメタル層の単一層に比べて、補助メタル層の厚さによって厚くすることができる。その結果、トップメタル層にワイヤを接合する際に比較的大きな荷重および超音波がワイヤに印加されても、その衝撃を当該積層メタル構造によって緩和することができる。そのため、トップメタル層の下方領域でクラックが発生することを防止することができる。なお、トップメタル層に接合される部材は、ワイヤに限らず、板状のクリップ等であってもよい。

しかも、補助メタル層は、半導体装置の素子の一部として使用されるＭＩＭ構造の上部電極と同一層に配置されている。そのため、当該上部電極の材料を用いて、上部電極と同じ工程で補助メタル層を形成することができる。したがって、補助メタル層の形成に際して工程を追加する必要がなく、製造コストの上昇を抑制することができる。
本発明の半導体装置は、前記補助メタル層と前記下部メタル層との間に形成され、前記第１容量膜と同一層に配置された第２容量膜をさらに含んでいてもよい（請求項２）。

この構成によれば、荷重および超音波による衝撃を、さらに第２容量膜でも緩和することができる。しかも、この第２容量膜も、ＭＩＭ構造の第１容量膜と同じ工程で形成できるので、製造コストの上昇を抑制することができる。
本発明の半導体装置は、前記第２層間膜に形成され、前記補助メタル層を露出させる開口をさらに含み、前記トップメタル層は、前記開口に入り込んで前記補助メタル層に接していてもよい（請求項３）。

前記トップメタル層は、前記開口の上方位置に形成された凹部を有していてもよい（請求項４）。
前記開口は、前記補助メタル層に向かってテーパしていてもよい（請求項５）。
前記トップメタル層が、平面視において前記補助メタル層の外側に引き出された引き出し部を有する場合、本発明の半導体装置は、前記第２層間膜を貫通し、前記引き出し部と前記下部メタル層とを接続するビアをさらに含んでいてもよい（請求項６）。

この構成によれば、ワイヤが通常接合されるトップメタル層の中央領域を避けた周縁部にビアを配置することによって、ワイヤの接合時にビアが直接衝撃を受けることを防止することができる。その結果、トップメタル層と下部メタル層との接続信頼性を向上させることができる。
前記ビアは、前記補助メタル層を取り囲むように複数配列されていてもよい（請求項７）。

本発明の半導体装置では、前記ビアが、タングステンからなり、前記トップメタル層は、タングステンとは異なる材料からなっていてもよい（請求項８）。
本発明の半導体装置の製造方法は、第１領域および第２領域を有する第１層間膜を形成する工程と、前記第２領域上に下部電極を形成すると共に、前記下部電極の材料を用いて前記第１領域上に下部メタル層を形成する工程と、前記下部電極上に第１容量膜を形成する工程と、前記第１容量膜上に上部電極を形成すると共に、前記上部電極の材料を用いて前記下部メタル層に対向する位置に補助メタル層を形成する工程と、前記上部電極および前記補助メタル層を覆うように、前記第１層間膜上に第２層間膜を形成する工程と、前記第２層間膜を貫通し、前記補助メタル層に接するトップメタル層を形成する工程とを含む（請求項９）。

この方法によって、本発明の半導体装置を製造することができる。
本発明の半導体装置の製造方法は、前記第１容量膜の形成時、前記第１容量膜の材料を用いて前記下部メタル層上に第２容量膜を形成する工程を含んでいてもよい（請求項１０）。
本発明の半導体装置の製造方法は、前記下部電極および前記下部メタル層の形成後、前記第１容量膜の材料および前記上部電極の材料を連続して積層し、これらの材料を同一パターンで連続してエッチングすることによって、前記上部電極、前記補助メタル層、前記第１容量膜および前記第２容量膜を形成する工程を含んでいてもよい（請求項１１）。

この方法によれば、上部電極および補助メタル層をパターニングするためのマスクと、第１容量膜および第２容量膜をパターニングするためのマスクの共通化を図ることができる。その結果、製造コストの上昇を一層抑制することができる。

図１は、本発明の一実施形態を示す半導体装置の模式的な平面図である。 図２は、図１の破線IIで囲まれた部分の拡大図である。 図３は、図１の半導体装置の模式的な断面図である。 図４は、図３の電極パッド近傍の拡大図である。 図５Ａは、図１〜図４の半導体装置の製造工程の一部を示す図である。 図５Ｂは、図５Ａの次の工程を示す図である。 図５Ｃは、図５Ｂの次の工程を示す図である。 図５Ｄは、図５Ｃの次の工程を示す図である。 図５Ｅは、図５Ｄの次の工程を示す図である。 図５Ｆは、図５Ｅの次の工程を示す図である。 図５Ｇは、図５Ｆの次の工程を示す図である。 図６は、クラック防止効果の検証結果（実施例）を示すグラフである。 図７は、クラック防止効果の検証結果（比較例）を示すグラフである。

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態を示す半導体装置１の模式的な平面図である。
半導体装置１は、たとえば、四角形状を有している。半導体装置１の周縁部には、本発明のトップメタル層の一例としての複数の電極パッド２が配列されている。この実施形態では、複数の電極パッド２は、半導体装置１の四辺のそれぞれに沿って、互いに等しい間隔を空けて配列されている。

半導体装置１の平面領域は、複数の電極パッド２が配置された周縁部が本発明の第２領域の一例としてのパッド領域３と定義され、当該パッド領域３を取り囲む中央部が本発明の第１領域の一例としての素子領域４と定義されている。図１では明瞭化のために、パッド領域３と素子領域４とを破線Ａで区切っている。この破線Ａは、これらの領域３，４の間に明確な境界が存在することを示すものではない。

素子領域４は、半導体装置１に搭載される複数の素子が形成される領域である。複数の素子は、たとえば、後述するＭＩＭキャパシタ２７やトランジスタ７の他、抵抗素子、ダイオード等を含む。なお、本発明は、半導体装置１のパッド領域３に素子が形成されることを排除するものではない。
図２は、図１の破線IIで囲まれた部分の拡大図である。図３は、図１の半導体装置１の模式的な断面図である。図４は、図３の電極パッド２の近傍の拡大図である。

半導体装置１は、半導体基板５と、多層配線構造６とを含む。半導体基板５は、たとえば、シリコン基板である。半導体基板５には、トランジスタ７（たとえば、ＭＯＳＦＥＴ等）が形成されている。
多層配線構造６は、この実施形態では、半導体基板５上に積層された第１〜第５層間膜８〜１２と、第１〜第５層間膜８〜１２上にそれぞれ形成された第１〜第５メタル１３〜１７と、第１〜第５層間膜８〜１２をそれぞれ貫通する第１〜第５ビア１８〜２２とを含む。なお、この実施形態では、特許請求の範囲に記載された本発明の第１層間膜および第２層間膜は、それぞれ、最上層直下の第４層間膜１１および最上層の第５層間膜１２として定義されている。

第１〜第５メタル１３〜１７は、それぞれ、所定パターンで形成された配線、キャパシタ電極、パッド、抵抗素子等を含み、それらが第１〜第５ビア１８〜２２と共に各配線層を構成している。図３では、各配線層の構成要素の一例として、第１〜第３配線層において、それぞれ、第１〜第３メタル１３〜１５で構成された第１〜第３配線２３〜２５が示されている。また、第４配線層において、第４メタル１６で構成された本発明の下部メタル層の一例としてのパッド下配線２６および本発明のＭＩＭ構造の一例としてのＭＩＭキャパシタ２７の下部電極２８が示されており、第５配線層において、第５メタル１７（トップメタル）で構成された電極パッド２が示されている。

なお、各配線層を構成する導電材料は、この実施形態のようにメタル材料である必要はなく、たとえば、ポリシリコン等の半導体材料であってもよい。また、この実施形態では、第１〜第５メタル１３〜１７は、いずれも第１〜第５層間膜８〜１２の表面に形成されているが、たとえば、ダマシン技術等によって第１〜第５層間膜８〜１２に埋め込まれていてもよい。

次に、第４および第５配線層の構成について、図２および図３を参照して、より具体的に説明する。
第４配線層を形成するパッド下配線２６は、パッド領域３に配置されている。パッド下配線２６は、たとえば図２に示すように、平面視四角形状に形成されている。パッド下配線２６上には、本発明の第２容量膜の一例としてのパッド下容量膜２９と、本発明の補助メタル層の一例としての埋め込みパッド３０とがこの順に積層されている。これにより、電極パッド２の直下には、パッド下配線２６（Metal）／パッド下容量膜２９（Insulator）／埋め込みパッド３０（Metal）の積層構造からなるパッド下ＭＩＭ構造３１が形成されている。

パッド下容量膜２９および埋め込みパッド３０は、たとえば図２に示すように、平面視四角形状に形成され、パッド下配線２６の内方領域に配置されている。これにより、パッド下容量膜２９および埋め込みパッド３０に対して相対的に大きなパッド下配線２６は、第４層間膜１１の表面に沿って横方向に引き出されたコンタクト領域３２を有している。この実施形態では、パッド下容量膜２９および埋め込みパッド３０の周縁が、パッド下配線２６の周縁に対して全周に亘って内側に後退している。したがって、コンタクト領域３２は、パッド下配線２６の周縁全周に亘って環状に形成されている。

また、この実施形態では、パッド下容量膜２９および埋め込みパッド３０は、平面視で互いに同じ形状かつ同じ大きさで形成されている。この構造が、パッド下容量膜２９および埋め込みパッド３０の側面を面一に形成している。なお、パッド下容量膜２９および埋め込みパッド３０の側面は、互いに面一でなくてもよい。
一方、下部電極２８は、第４配線層において素子領域４に配置されている。下部電極２８上には、本発明の第１容量膜の一例としてのキャパシタ容量膜３３と、上部電極３４とがこの順に積層されている。これにより、電極パッド２から離れた位置において、下部電極２８（Metal）／キャパシタ容量膜３３（Insulator）／上部電極３４（Metal）の積層構造からなるＭＩＭキャパシタ２７が構成されている。この実施形態では、ＭＩＭキャパシタ２７の下部電極２８、キャパシタ容量膜３３および上部電極３４は、それぞれ、パッド下配線２６、パッド下容量膜２９および埋め込みパッド３０と同じ形状かつ同じ厚さで形成されている。また、下部電極２８は、図３に示すように、第４ビア２１によって第３配線２５と電気的に接続されている。

そして、第５層間膜１２は、パッド下ＭＩＭ構造３１およびＭＩＭキャパシタ２７を覆うように、第４層間膜１１上に形成されている。第５層間膜１２には、埋め込みパッド３０を露出させる本発明の開口の一例としてのコンタクトホール３５が形成されている。
この実施形態では、コンタクトホール３５は、図３に示すように、埋め込みパッド３０とほぼ同じ径の開口端３６から埋め込みパッド３０に向かってテーパしていて、底部３７において埋め込みパッド３０よりも小さな径を有している。これにより、コンタクトホール３５は、埋め込みパッド３０の周縁部３８が第５層間膜１２で覆われるように、埋め込みパッド３０の中央部３９を選択的に露出させている。

第５配線層を形成する電極パッド２は、コンタクトホール３５に入り込んで、埋め込みパッド３０に接している。電極パッド２は、コンタクトホール３５内の埋め込み部４０と、コンタクトホール３５の周縁部４１上の本発明の引き出し部の一例としてのオーバーラップ部４２とを一体的に含む。
埋め込み部４０およびオーバーラップ部４２が同じ厚さに形成されていることから、埋め込み部４０の上面とオーバーラップ部４２の上面との間には、第５層間膜１２の厚さによって段差が生じている。これにより、電極パッド２は、オーバーラップ部４２に対して凹んだ本発明の凹部の一例としてのボンディング領域４３を埋め込み部４０の上方位置に有している。この実施形態では、オーバーラップ部４２がコンタクトホール３５の周縁部４１の全周に亘って環状に形成されており、この構成が、オーバーラップ部４２で取り囲まれたボンディング領域４３を形成している。

オーバーラップ部４２は、第５層間膜１２を挟んでパッド下配線２６のコンタクト領域３２に対向している。オーバーラップ部４２とコンタクト領域３２との間は、第５層間膜１２を貫通する第５ビア２２によって電気的に接続されている。第５ビア２２は、この実施形態では、図２に示すように、パッド下配線２６の周縁に沿って互いに等しい間隔を空けて複数形成されており、埋め込みパッド３０を取り囲んでいる。このように、ボンディング領域４３を避けたオーバーラップ部４２に第５ビア２２を配置することによって、ワイヤの接合時に第５ビア２２が直接衝撃を受けることを防止することができる。その結果、電極パッド２とパッド下配線２６との接続信頼性を向上させることができる。

また、この実施形態では、電極パッド２とコンタクトホール３５の側面（テーパ面）との間に、側面薄膜４４が形成されている。側面薄膜４４は、コンタクトホール３５の底面および側面のうちの側面に選択的に形成されている。
なお、図３では示していないが、第５層間膜１２上には、電極パッド２を選択的に露出させるパッド開口を有する表面保護膜（たとえば、窒化シリコン（ＳｉＮ）膜）が形成されていてもよい。

次に、図４を参照して、多層配線構造６の構成要素の具体的な構造を、パッド領域３の第３〜第５配線層を例に挙げて説明する。
第３および第４層間膜１０，１１は、たとえば、酸化シリコン（ＳｉＯ_２）からなり、７５００Å〜９５００Åの厚さを有している。この構成は、第１および第２層間膜８，９にも適用できる。

第５層間膜１２は、たとえば、酸化シリコン（ＳｉＯ_２）からなり、９０００Å〜１１０００Åの厚さを有している。
第３配線２５は、たとえば、下側から順にＴｉ層４５、ＴｉＮ層４６、ＡｌＣｕ層４７、Ｔｉ層４８およびＴｉＮ層４９を備えている。各層の厚さは、Ｔｉ層４５が５０Å〜１５０Å、ＴｉＮ層４６が５０Å〜１５０Å、ＡｌＣｕ層４７が４５００Å〜５５００Å、Ｔｉ層４８が５０Å〜１５０Å、ＴｉＮ層４９が３５０Å〜４５０Åである。この構成は、第１および第２配線２３，２４にも適用できる。

パッド下配線２６は、たとえば、下側から順にＴｉ層５０、ＴｉＮ層５１、ＡｌＣｕ層５２、Ｔｉ層５３およびＴｉＮ層５４を備えている。各層の厚さは、Ｔｉ層５０が５０Å〜１５０Å、ＴｉＮ層５１が５０Å〜１５０Å、ＡｌＣｕ層５２が４５００Å〜５５００Å、Ｔｉ層５３が５０Å〜１５０Å、ＴｉＮ層５４が３５０Å〜４５０Åである。この構成は、下部電極２８にも適用できる。

パッド下容量膜２９は、たとえば、酸化シリコン（ＳｉＯ_２）からなり、３５０Å〜４００Åの厚さを有している。この構成は、キャパシタ容量膜３３にも適用できる。
埋め込みパッド３０は、たとえば、下側から順にＡｌＣｕ層５５、Ｔｉ層５６およびＴｉＮ層５７を備えている。各層の厚さは、ＡｌＣｕ層５５が８００Å〜１２００Å、Ｔｉ層５６が５０Å〜１５０Å、ＴｉＮ層５７が３５０Å〜４５０Åである。この構成は、上部電極３４にも適用できる。

第５ビア２２および側面薄膜４４は、たとえば、タングステン（Ｗ）からなる。この構成は、第１〜第４ビア１８〜２１にも適用できる。
電極パッド２は、たとえば、下側から順にＴｉ層５８、ＴｉＮ層５９、ＡｌＣｕ層６０およびＴｉＮ層６１を備えている。各層の厚さは、Ｔｉ層５８が５０Å〜１５０Å、ＴｉＮ層５９が５０Å〜１５０Å、ＡｌＣｕ層６０が９０００Å〜９５００Å、ＴｉＮ層６１が３５０Å〜４５０Åである。

なお、上記した構成材料やその層厚は一例に過ぎず、半導体装置１の仕様等に合わせて適宜最適化することができる。
図５Ａ〜図５Ｇは、図１〜図４の半導体装置１の製造工程の一部を工程順に示す図である。
半導体装置１を製造するには、図５Ａに示すように、半導体基板５上に、第４層間膜１１まで形成された後、たとえばスパッタ法によって、第４層間膜１１の表面全域に第４メタル１６の材料（たとえばＡｌＣｕ層５２等）が順に積層される。次に、第４メタル１６が選択的にエッチングされて、パッド下配線２６および下部電極２８が同時に形成される。次に、たとえばＣＶＤ法によって容量膜材料６２が積層され、これに連続して、たとえばスパッタ法によって上部電極材料６３が積層される。次に、上部電極材料６３上に所定パターンのマスク６４が形成され、このマスク６４を使用して、上部電極材料６３および容量膜材料６２が連続してエッチングされる。これにより、図５Ｂに示すように、パッド下容量膜２９、埋め込みパッド３０、キャパシタ容量膜３３および上部電極３４が同時に形成される。つまり、ＭＩＭキャパシタ２７が形成され、同時に、パッド下ＭＩＭ構造３１が形成される。この工程では、共通のマスク６４を使用して、ＭＩＭキャパシタ２７およびパッド下ＭＩＭ構造３１を同時に形成できるので、製造コストの上昇を抑制することができる。

次に、図５Ｃに示すように、ＭＩＭキャパシタ２７およびパッド下ＭＩＭ構造３１を覆うように、たとえばＣＶＤ法によって、第５層間膜１２が積層される。その後、ＭＩＭキャパシタ２７およびパッド下ＭＩＭ構造３１の厚さによって突出した第５層間膜１２の部分が、ＣＭＰによって選択的に研磨される。これにより、第５層間膜１２の表面が平坦化される。

次に、図５Ｄに示すように、第５層間膜１２が選択的にエッチングされて、パッド下配線２６にコンタクトをとるためのコンタクトホール６５と、コンタクトホール３５とが同時に形成される。
次に、図５Ｅに示すように、たとえばスパッタ法によって、第５層間膜１２の表面全域にビア材料６６（たとえばタングステン膜）が積層される。これにより、コンタクトホール６５およびコンタクトホール３５は、ビア材料６６で埋め戻される。

次に、図５Ｆに示すように、ビア材料６６がエッチバックされる。これにより、第５層間膜１２上のビア材料６６が除去されると共に、コンタクトホール６５に対して相対的に大きな開口であるコンタクトホール３５内のビア材料６６が除去される。これにより、埋め込みパッド３０の中央部３９が露出すると共に、コンタクトホール６５にタングステンが埋め込まれた第５ビア２２が得られる。この際、コンタクトホール３５の側面上のビア材料６６の残渣が、側面薄膜４４として残ることとなる。

次に、図５Ｇに示すように、たとえば、スパッタ法によって、第５層間膜１２の表面全域に第５メタル１７の材料（たとえばＡｌＣｕ層６０等）が順に積層される。その後は、第５メタル１７が選択的にエッチングされることによって、電極パッド２が形成される。
以上の工程を経て、半導体装置１が得られる。
以上、この半導体装置１によれば、図３に示すように、電極パッド２（トップメタル）の下方に埋め込みパッド３０が配置されて、埋め込みパッド３０／電極パッド２の積層構造が構成されている。これにより、電極パッド２の表面から下方のメタル膜厚を、電極パッド２の単一層に比べて、埋め込みパッド３０の厚さによって厚くすることができる。つまり、ボンディング領域４３の下方のメタル膜厚を、電極パッド２と埋め込みパッド３０の合計厚さにすることができる。その結果、電極パッド２にワイヤを接合する際に比較的大きな荷重および超音波がワイヤに印加されても、その衝撃を当該積層メタル構造によって緩和することができる。そのため、電極パッド２の下方領域でクラックが発生することを防止することができる。

図６および図７は、このクラック防止効果の検証結果である。図６は、埋め込みパッド３０／電極パッド２の積層構造が「有」の場合を示し、図７は「無」の場合を示している。図６および図７において、キャピラリークラックは、ボンディングワイヤ（銅ワイヤ）のボールボンドの円形に沿って発生したクラックのことである。一方、パターンクラックは、電極パッド２上において、配線パターン等のメタルパターンに沿って発生したクラックのことである。

図６に示すように、埋め込みパッド３０／電極パッド２の積層構造を有するデバイスでは、荷重・超音波の大きさに関わらず、キャピラリークラックおよびパターンクラックが全く発生していなかった。これに対し、図７に示すように、当該積層構造を持たないデバイスでは、荷重・超音波の増加に伴ってパターンクラックが発生した。また、この際、バリアめくれ（例：電極パッド２の最表面のＴｉ層６１が剥がれる現象）の有無についても検証したが、図６の構造では、バリアめくれは全く発生していなかった。

そして、このようなクラック発生を防止するための埋め込みパッド３０は、半導体装置１の素子の一部として使用されるＭＩＭキャパシタ２７の上部電極３４と同一層に配置されている。そのため、図５Ａおよび図５Ｂに示すように、上部電極材料６３を用いて、上部電極３４と同じ工程で埋め込みパッド３０を形成することができる。したがって、埋め込みパッド３０の形成に際して、従来の工程においてＭＩＭキャパシタを形成するために使用していたマスクを取り換えるだけで済み、新たな工程を追加する必要がない。その結果、製造コストの上昇を抑制することができる。

以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、ボンディング領域４３に接合される接合部材は、銅ワイヤに限らず金ワイヤであってもよい。
また、ボンディング領域４３に対する接合は、板状のクリップを用いるクリップボンディングによって行ってもよい。

また、埋め込みパッド３０があればクラックの発生は十分防止できるので、前述の実施形態において、電極パッド２の直下のパッド下容量膜２９は省略されてもよい。つまり、電極パッド２の下方には、ＭＩＭ構造が形成されていなくてもよい。ただし、パッド下容量膜２９を有する構成では、図５Ａおよび図５Ｂに示した共通のマスク６４を使用する連続エッチングができるというメリットを享受できる。

また、コンタクトホール３５は、埋め込みパッド３０に向かってテーパしていなくてもよく、たとえば、埋め込みパッド３０に向かって径が一定であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１ 半導体装置
２ 電極パッド
３ パッド領域
４ 素子領域
１１ 第４層間膜
１２ 第５層間膜
１６ 第４メタル
１７ 第５メタル
２２ 第５ビア
２６ パッド下配線
２７ ＭＩＭキャパシタ
２８ 下部電極
２９ パッド下容量膜
３０ 埋め込みパッド
３１ パッド下ＭＩＭ構造
３２ コンタクト領域
３３ キャパシタ容量膜
３４ 上部電極
３５ コンタクトホール
４２ オーバーラップ部
４３ ボンディング領域
６２ 容量膜材料
６３ 上部電極材料
６４ マスク

Claims (11)

1. 第１領域および第２領域を有する第１層間膜と、
   前記第２領域上に形成された下部電極、前記下部電極上に形成された第１容量膜および前記第１容量膜上に形成された上部電極を備えるＭＩＭ構造と、
   前記第１領域上に形成され、前記下部電極と同一層に配置された下部メタル層と、
   前記上部電極と同一層に配置され、前記下部メタル層に対向する補助メタル層と、
   前記第１層間膜上に形成され、前記補助メタル層および前記ＭＩＭ構造を覆う第２層間膜と、
   前記第２層間膜上に形成され、前記第２層間膜を貫通して前記補助メタル層に接するトップメタル層とを含む、半導体装置。
2. 前記補助メタル層と前記下部メタル層との間に形成され、前記第１容量膜と同一層に配置された第２容量膜をさらに含む、請求項１に記載の半導体装置。
3. 前記第２層間膜に形成され、前記補助メタル層を露出させる開口をさらに含み、
   前記トップメタル層は、前記開口に入り込んで前記補助メタル層に接している、請求項１または２に記載の半導体装置。
4. 前記トップメタル層は、前記開口の上方位置に形成された凹部を有している、請求項３に記載の半導体装置。
5. 前記開口は、前記補助メタル層に向かってテーパしている、請求項３または４に記載の半導体装置。
6. 前記トップメタル層は、平面視において前記補助メタル層の外側に引き出された引き出し部を有し、
   前記第２層間膜を貫通し、前記引き出し部と前記下部メタル層とを接続するビアをさらに含む、請求項１〜５のいずれか一項に記載の半導体装置。
7. 前記ビアは、前記補助メタル層を取り囲むように複数配列されている、請求項６に記載の半導体装置。
8. 前記ビアが、タングステンからなり、
   前記トップメタル層は、タングステンとは異なる材料からなる、請求項６または７に記載の半導体装置。
9. 第１領域および第２領域を有する第１層間膜を形成する工程と、
   前記第２領域上に下部電極を形成すると共に、前記下部電極の材料を用いて前記第１領域上に下部メタル層を形成する工程と、
   前記下部電極上に第１容量膜を形成する工程と、
   前記第１容量膜上に上部電極を形成すると共に、前記上部電極の材料を用いて前記下部メタル層に対向する位置に補助メタル層を形成する工程と、
   前記上部電極および前記補助メタル層を覆うように、前記第１層間膜上に第２層間膜を形成する工程と、
   前記第２層間膜を貫通し、前記補助メタル層に接するトップメタル層を形成する工程とを含む、半導体装置の製造方法。
10. 前記第１容量膜の形成時、前記第１容量膜の材料を用いて前記下部メタル層上に第２容量膜を形成する工程を含む、請求項９に記載の半導体装置の製造方法。
11. 前記下部電極および前記下部メタル層の形成後、前記第１容量膜の材料および前記上部電極の材料を連続して積層し、これらの材料を同一パターンで連続してエッチングすることによって、前記上部電極、前記補助メタル層、前記第１容量膜および前記第２容量膜を形成する工程を含む、請求項１０に記載の半導体装置の製造方法。

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