JP6027452B2 - 半導体装置 - Google Patents

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Description

本発明は、ボンディングパッドを有する半導体装置に関する。
ボンディングパッドを有する従来の半導体装置について説明する。図13は、従来の半導体装置を示す断面図である。
ボンディングパッド付近の断面において、第一金属膜132は、層間絶縁膜131の上に設けられ、層間絶縁膜133が、第一金属膜132を覆うように設けられる。既知のフォトリソグラフィーおよびエッチングもしくはCMP技術により、金属プラグ134は、第一金属膜132の上に配置形成される。第二金属膜135は、金属プラグ134を介して第一金属膜132と接続するように、且つ第一金属膜132の上方に設けられる。保護膜136は、第二金属膜135の上に開口部を有する。また、保護膜136は、保護膜136の開口部以外で第二金属膜135を覆う。
ここで、金属プラグ134は埋め込みタングステンプラグを使用しており、金属プラグの径はプロセスルール上形成できる最小径に近いサイズで統一されており、第二の金属膜135の表面は平坦である。(例えば、特許文献1参照)
特開2004−221430号公報
しかしながら、従来の技術では、プローブ針200あるいはボンディングボール300を形成するためのワイヤーボンディングの衝撃で発生した応力により、第二金属膜135及び第一金属膜132が歪んでしまうと、ボンディングパッド下方向に応力が集中し、層間絶縁膜133にクラック137が入ってしまう危険性がある。
本発明は、上記課題に鑑みてなされたもので、ボンディングパッドの下の絶縁膜にクラックが入ることをより防止できる半導体装置を提供することを目的とする。
本発明は、上記課題を解決するため、以下の手段を用いた。
まず、ボンディングパッドを有する半導体装置において、第一層間絶縁膜上の第一金属膜と、前記第一金属膜上の第二層間絶縁膜と、前記第二層間絶縁膜を貫通して形成された金属プラグと、前記第二層間絶縁膜上に前記金属プラグを介して電気的に接続して設けられた第二金属膜と、を備え、前記金属プラグは大径の第一金属プラグと小径の第二金属プラグからなり、前記第一金属プラグ直上の前記第二金属膜の表面には凹部があることを特徴とする半導体装置とした。
また、前記第一金属プラグは、高融点金属膜と前記第二金属膜からなり、第二金属プラグは高融点金属膜のみからなり、前記第二金属プラグ直上の前記第二金属膜の表面は平坦であることを特徴とする半導体装置とした。
また、前記第二金属プラグが前記ボンディングパッド領域外に配置されていることを特徴とする半導体装置とした。
また、前記第二金属プラグが前記ボンディングパッド領域内に配置されていることを特徴とする半導体装置とした。
また、前記第一金属プラグと前記第二金属プラグとが、前記ボンディングパッド領域内で交互に配置されていることを特徴とする半導体装置とした。
また、前記金属プラグは、同心円状に配置されていることを特徴とする半導体装置とした。
また、前記金属プラグは、ボンディングパッドの角部方向を除き、同心円状に配置されていることを特徴とする半導体装置とした。
また、前記金属プラグは、うずまき状に配置されていることを特徴とする半導体装置とした。
また、前記金属プラグは、前記ボンディングパッドの中央部に円形配置され、さらに、その外側にうずまき状に配置されていることを特徴とする半導体装置とした。
そして、前記金属プラグは、複数の金属プラグを集合して台形の領域としたものがボンディングパッドの四辺に沿って4つ配置されていることを特徴とする半導体装置とした。
上記手段を用いることにより、ボンディングパッド表面に加えられた応力が、第二金属膜の凹部への移動により分散され、これによりボンディングパッド下の絶縁膜にクラックが入ることが防止できる。
本発明の半導体装置を示す平面図と断面図である。 本発明の半導体装置のプローブテスト工程、ワイヤーボンディング工程における断面図である。 本発明の半導体装置を示す平面図である。 本発明の半導体装置を示す平面図である。 本発明の半導体装置を示す平面図である。 本発明の半導体装置を示す平面図である。 本発明の半導体装置を示す平面図である。 本発明の半導体装置を示す平面図である。 本発明の半導体装置を示す平面図である。 本発明の半導体装置を示す平面図である。 本発明の半導体装置を示す平面図である。 本発明の半導体装置を示す平面図である。 従来の半導体装置のプローブテスト工程、ワイヤーボンディング工程における断面図である。
以下、本発明の実施形態を、図面を参照して説明する。
まず、ボンディングパッドを有する半導体装置の基本構造について説明する。図1は、本発明の半導体装置を示す平面図と断面図である。
図1(a)はボンディングパッドの平面図である。保護膜16を開口した領域には矩形の第二金属膜15が露出しており、その裏面には小径金属プラグ14aと、それよりも断面直径が大きい大径金属プラグ14bが碁盤の目のような正格子の交点を交互に占めるように配置されている。なお、小径金属プラグ14aの径はプロセスルール上形成できる最小径に近いサイズである。なお、ボンディングパッド領域外は小径金属プラグ14aのみで第二金属膜15と同層の金属配線と下層の金属配線が電気的に接続されている。
図1(b)はボンディングパッドの断面図である。半導体基板上に設けられた第一層間絶縁膜11上に矩形の第一金属膜12が設けられ、第一金属膜12を覆うように第二層間絶縁膜13が設けられ、第一金属膜12上の第二層間絶縁膜13には第一金属膜12に達するビアホールが設けられている。ビアホールは大径ビアホールと小径ビアホールの2種が混在し、小径ビアホールには、高融点金属からなるバリアメタル膜とタングステン膜とを充填した小径金属プラグ14aが形成され、大径ビアホールにはバリアメタル膜とタングステン膜と第二金属膜15とを充填した大径金属プラグ14bが形成される。第一金属膜12の上方には第二層間絶縁膜13を介して第二金属膜15が設けられ、第一金属膜12と第二金属膜15は大径金属プラグ14aと小径金属プラグ14bを介して電気的に接続されている。図からも明らかなように、第二金属膜15の下面は平坦ではなく、大径ビアホールの中心の窪みに第二金属膜15が入り込むように成膜されるため、第二金属膜15表面も平坦ではなく、大径ビアホールの上方、すなわち大径金属プラグ14bの上方に凹部を有する形状となる。そして、第二金属膜15の端面や側面を覆うように保護膜16が設けられ、第二金属膜15の端面以外の保護膜16を除去して開口領域18を有する構成である。ここで、第一金属膜成膜以降の製造方法について説明する。第二層間絶縁膜13にフォトリソグラフィー技術とエッチング技術を用いて大径ビアホールと小径ビアホールを形成した後、PVD法でチタン系バリアメタル膜を成膜し、次いで、CVD法でタングステン膜を成膜する。このとき、タングステン膜は小径ビアホールを完全充填し、大径ビアホールを部分充填する程度の膜厚で成膜する。小径ビアホールの直径をバリアメタル膜の膜厚とタングステン膜の膜厚との和の2倍よりも小さく、大径ビアホールの直径をバリアメタル膜の膜厚とタングステン膜の膜厚との和の2倍よりも大きくすることで上記のような完全充填、部分充填という成膜が可能となる。次いで、第二層間絶縁膜13上のタングステン膜をエッチバック法またはCMP法で除去する。エッチバック法やCMP法で余分なタングステン膜を除去した後は、いずれの方法でも小径ビアホールはバリアメタル膜とタングステン膜で完全充填され、大径ビアホールは部分充填され、大径ビアホールの中心部には空孔が存在する。このような状態で第二金属膜15をPVD法で成膜すると大径ビアホール内に第二金属膜15は入り込み、その表面に凹部を形成する。次いで、第二金属膜15と第二層間絶縁膜13の表面に窒化シリコンなどからなる保護膜16を成膜し、第二金属膜15の一部を開口してボンディングパッド(開口領域)18を形成する。また、図1(b)はエッチバック法を利用した場合の形状であって、大径ビアホールの内壁にタングステンのサイドウォールが形成され、そのサイドウォールの中に第二金属膜15が充填されている。第二金属膜15の底面は第一金属膜12の上面と直接接触する構造である。CMP法の場合は大径ビアホール内のタングステン膜が除去されないので第二金属膜15と第一金属膜12はタングステン膜とバリアメタル膜を介して電気的に接続する構造である。このようなボンディングパッド構造とすることで、ボンディングパッド直下の半導体素子が損傷を受けずに済むことになる。
次に、本発明の半導体装置に対し、プローブテストまたはワイヤーボンディングを行ったときの応力の分散について説明する。
図2(a)は、本発明の半導体装置にプローブ針200が第二金属膜15に接触している状態を図示したものである。プローブ針200はボンディングパッドとの電気的接触を高めるためにある程度の加重をかけて第二金属膜15の表面を滑らせるが、本発明の半導体装置では表面に凹部があり、この凹部にプローブ針200の先端が嵌まり込んで停止する。この領域に加えられた応力は直下の大径金属プラグ14bを伝播して第一金属膜12に分散することになる。したがって、第二層間絶縁膜13に過度の応力が加わりクラックが生じることを防止できる。
図2(b)は、本発明の半導体装置にボンディングボール300を接合させた状態を図示したものである。ワイヤーボンディング工程において、金ワイヤーの先端に形成した金ボールを第二金属膜15に押し付けると、凸部の金属膜は凹部に移動することで応力の緩和を行う。すなわち、第二金属膜15表面に対し略垂直に加えられた力や超音波振動による衝撃は横方向に分散し、さらには大径金属プラグ14bを介して第一金属膜12に分散することで第二層間絶縁膜13に対する衝撃を和らげ、クラック防止を果たすことなる。
図3から図12には、様々な変形例を示した。
[変形例1]図3(a)は、ボンディングパッドに大径金属プラグ14bのみを配置した半導体装置の平面図である。図1(a)では、小径金属プラグ14aと、それよりも断面直径が大きい大径金属プラグ14bが正格子の交点を交互に占めるように配置したが、本変形例ではすべての交点を大径金属プラグ14bで占める配置とした。このような構成とすることでボンディングパッド領域内の凹部の数が多くなり、応力緩和力が増え、ボンディングパッド下への衝撃を、より減少することができる。図3(b)も大径金属プラグ14bのみを配置した半導体装置の平面図である。図3(a)との違いは、奇数行の大径金属プラグ14bと偶数行の大径金属プラグ14bがずれて配置されている点である。言い換えれば、大径金属プラグ14bは千鳥状に配置された形状となっている。このように、ボンディングパッド領域は大径金属プラグ14bのみが配置されているが、ボンディングパッド領域外は第二金属膜15と同層の金属配線と下層の金属配線とが小径金属プラグ14aのみで電気的に接続されている。
[変形例2]図4は同心円状に、大径金属プラグ14bと小径金属プラグ14aを交互に配置しても良い。また、図5に示すように、大径金属プラグ14bのみを配置しても良い。図5に示す実施例のほうが図4に示す実施例よりも大径金属プラグ14bの数が多く、応力緩和されやすい。
[変形例3]図4では金属プラグを同心円状に配置していたが、図6に示すように、金属プラグを、ボンディングパッドの角部を除き、4つに分割して円形に配置しても良い。大径金属プラグ14bと小径金属プラグ14aを混在させたものを図6に示し、大径金属プラグ14bのみを配置したものを図7に示した。
[変形例4]図4では金属プラグを同心円状に配置していたが、図8に示すように、金属プラグの配置レイアウトを、うずまき状に配置しても良い。大径金属プラグ14bと小径金属プラグ14aを混在させたものを図8に示し、大径金属プラグ14bのみを配置したものを図9に示した。なお、うずまきの方向は右巻きでも左巻きでも良い。
[変形例5]図10に示すように、ボンディングパッドの中央部に大径金属プラグ14bを円形配置し、さらに、その外側にうずまき状に配置しても良い。この場合も右巻き、左巻きのどちらでも構わない。
[変形例6]図11および図12では、複数の金属プラグが集合して台形の領域としたものをボンディングパッドの四辺に沿って、4つの台形の領域を配置した。図11では小径金属プラグ14aを交互に配置し、図12では大径金属プラグ14bのみを配置した。このような構成とすることで、ボンディングの超音波振動発生方向の衝撃による第二金属膜の変形移動の応力が凹部の影響で緩和されやすくなり、且つプローブの侵入方向衝撃の応力も緩和されやすくなる。
11 第一層間絶縁膜
13 第二層間絶縁膜
12 第一金属膜
14a 大径金属プラグ
14b 小径金属プラグ
15 第二金属膜
16 保護膜
17 凹部
18 ボンディングパッド(開口領域)
131 第一層間絶縁膜
133 第二層間絶縁膜
132 第一金属膜
134 小径金属プラグ
135 第二金属膜
136 保護膜
137 クラック
200 プローブ針
300 ボンディングボール

Claims (7)

  1. ボンディングパッドを有する半導体装置であって、
    第一層間絶縁膜上の第一金属膜と、
    前記第一金属膜上の第二層間絶縁膜と、
    前記第二層間絶縁膜を貫通して形成された金属プラグと、
    前記第二層間絶縁膜上に前記金属プラグを介して電気的に接続して設けられた第二金属膜からなる前記ボンディングパッドと、
    を備え、
    前記金属プラグは大径の第一金属プラグを含み、前記第一金属プラグに前記第二金属膜が入り込むことで、前記第一金属プラグ直上の前記ボンディングパッドの表面には凹部が形成されており、前記金属プラグは、前記ボンディングパッドの角部方向を除き、前記ボンディングパッド領域内で同心円状に配置されていることを特徴とする半導体装置。
  2. ボンディングパッドを有する半導体装置であって、
    第一層間絶縁膜上の第一金属膜と、
    前記第一金属膜上の第二層間絶縁膜と、
    前記第二層間絶縁膜を貫通して形成された金属プラグと、
    前記第二層間絶縁膜上に前記金属プラグを介して電気的に接続して設けられた第二金属膜からなる前記ボンディングパッドと、
    を備え、
    前記金属プラグは大径の第一金属プラグを含み、前記第一金属プラグに前記第二金属膜が入り込むことで、前記第一金属プラグ直上の前記ボンディングパッドの表面には凹部が形成されており、前記金属プラグは、前記ボンディングパッドの中央部に円形配置され、さらに、その外側にうずまき状に配置されていることを特徴とする半導体装置。
  3. ボンディングパッドを有する半導体装置であって、
    第一層間絶縁膜上の第一金属膜と、
    前記第一金属膜上の第二層間絶縁膜と、
    前記第二層間絶縁膜を貫通して形成された金属プラグと、
    前記第二層間絶縁膜上に前記金属プラグを介して電気的に接続して設けられた第二金属膜からなる前記ボンディングパッドと、
    を備え、
    前記金属プラグは大径の第一金属プラグを含み、前記第一金属プラグに前記第二金属膜が入り込むことで、前記第一金属プラグ直上の前記ボンディングパッドの表面には凹部が形成されており、前記金属プラグは、前記金属プラグを複数集合して台形の領域としたものが、前記ボンディングパッド領域内で、前記ボンディングパッドの四辺に沿って4つ配置されていることを特徴とする半導体装置。
  4. 前記金属プラグは、さらに、前記第一金属プラグよりも径の小さい小径の第二金属プラグを含んでいることを特徴とする請求項1乃至3の何れか1項に記載の半導体装置。
  5. 前記第一金属プラグは、高融点金属膜と前記第二金属膜からなり、第二金属プラグは高融点金属膜のみからなり、前記第二金属プラグ直上の前記第二金属膜の表面は平坦であることを特徴とする請求項記載の半導体装置。
  6. 前記第二金属プラグが前記ボンディングパッド領域外に配置されていることを特徴とする請求項あるいはに記載の半導体装置。
  7. 前記第一金属プラグと前記第二金属プラグとが、前記ボンディングパッド領域内で交互に配置されていることを特徴とする請求項乃至のいずれか1項に記載の半導体装置。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105489582B (zh) * 2015-12-29 2018-09-28 苏州晶方半导体科技股份有限公司 半导体芯片及其形成方法
US20190074258A1 (en) * 2015-12-29 2019-03-07 China Wafer Level Csp Co., Ltd. Solder pad, semiconductor chip comprising solder pad, and forming method therefor
CN108666287B (zh) * 2017-04-01 2020-07-28 中芯国际集成电路制造(北京)有限公司 一种焊盘结构
CN109422234B (zh) * 2017-09-01 2021-04-09 中芯国际集成电路制造(上海)有限公司 测试结构及其制造方法
CN111863787B (zh) * 2019-04-29 2022-05-24 群创光电股份有限公司 电子装置
CN110310920A (zh) * 2019-07-03 2019-10-08 上海华虹宏力半导体制造有限公司 半导体器件及其制作方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5248903A (en) * 1992-09-18 1993-09-28 Lsi Logic Corporation Composite bond pads for semiconductor devices
US6300688B1 (en) * 1994-12-07 2001-10-09 Quicklogic Corporation Bond pad having vias usable with antifuse process technology
US5665996A (en) * 1994-12-30 1997-09-09 Siliconix Incorporated Vertical power mosfet having thick metal layer to reduce distributed resistance
JPH08293523A (ja) * 1995-02-21 1996-11-05 Seiko Epson Corp 半導体装置およびその製造方法
US6110816A (en) * 1999-03-05 2000-08-29 Taiwan Semiconductor Manufacturing Company Method for improving bondability for deep-submicron integrated circuit package
JP2002118268A (ja) * 2000-10-10 2002-04-19 Matsushita Electric Ind Co Ltd 半導体素子および半導体素子への結線方法
KR100437460B1 (ko) * 2001-12-03 2004-06-23 삼성전자주식회사 본딩패드들을 갖는 반도체소자 및 그 제조방법
JP2003347351A (ja) * 2002-05-29 2003-12-05 Mitsubishi Electric Corp 半導体装置
JP3970150B2 (ja) * 2002-10-16 2007-09-05 三洋電機株式会社 ボンディングパッド及びその形成方法
JP4092214B2 (ja) 2003-01-16 2008-05-28 Necエレクトロニクス株式会社 半導体装置
JP2005116562A (ja) * 2003-10-02 2005-04-28 Renesas Technology Corp 半導体装置
JP4674522B2 (ja) * 2004-11-11 2011-04-20 株式会社デンソー 半導体装置
KR20080067129A (ko) * 2007-01-15 2008-07-18 삼성전자주식회사 다층 패드를 갖는 반도체 소자
JP5329068B2 (ja) * 2007-10-22 2013-10-30 ルネサスエレクトロニクス株式会社 半導体装置
JP5205066B2 (ja) * 2008-01-18 2013-06-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2012195328A (ja) * 2011-03-15 2012-10-11 Panasonic Corp 半導体装置およびその製造方法
US8994181B2 (en) * 2011-08-18 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad structure to reduce bond pad corrosion

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