JP2017130615A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2017130615A JP2017130615A JP2016010650A JP2016010650A JP2017130615A JP 2017130615 A JP2017130615 A JP 2017130615A JP 2016010650 A JP2016010650 A JP 2016010650A JP 2016010650 A JP2016010650 A JP 2016010650A JP 2017130615 A JP2017130615 A JP 2017130615A
- Authority
- JP
- Japan
- Prior art keywords
- pad electrode
- electrode
- semiconductor device
- hole
- conductive material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】貫通電極を有する半導体装置において、貫通電極とパッド電極との間の電気的接続性、密着性およびアンカー効果を向上し、ひいては信頼性を向上する。
【解決手段】半導体装置は、半導体基板と、半導体基板の一主面上に絶縁膜を介して形成された第1導電材料からなる平面形状の第1パッド電極と、半導体基板を貫通して第1パッド電極に到達する貫通孔と、貫通孔の側壁上に形成された貫通電極とを備える。第1パッド電極の貫通孔に対向する第1領域には第2導電材料を含む突出部が形成されており、貫通電極は、突出部の表面及び第1パッド電極の第1領域と接触している。
【選択図】図1
【解決手段】半導体装置は、半導体基板と、半導体基板の一主面上に絶縁膜を介して形成された第1導電材料からなる平面形状の第1パッド電極と、半導体基板を貫通して第1パッド電極に到達する貫通孔と、貫通孔の側壁上に形成された貫通電極とを備える。第1パッド電極の貫通孔に対向する第1領域には第2導電材料を含む突出部が形成されており、貫通電極は、突出部の表面及び第1パッド電極の第1領域と接触している。
【選択図】図1
Description
本発明は、半導体装置に関し、特に、半導体基板を貫通する電極を有する半導体装置に関するものである。
近年、電子機器の小型、薄型、軽量化および高密度実装化を実現するパッケージ技術として、CSP(Chip Size Package)が知られている。CSPとは半導体チップの外形寸法と略同一サイズの外形寸法を有する小型パッケージを意味する。
このCSPの一種として貫通電極を有したBGA(Ball Grid Array)型の半導体装置がある。
BGA型の半導体装置は例えばシリコン(Si)などの半導体基板を母体としてできており、この基板を貫通する貫通孔内に導電材料からなる貫通電極を有する。そして、半導体基板の一主面上に形成されたパッド電極と当該半導体基板の一主面とは反対側の裏面上に格子状に配置された半田等の金属部材から成るボール状の導電端子とを、貫通電極で直接にまたは導電材料からなる再配線を介して接続している(例えば、特許文献1参照)。
しかしながら、このような半導体装置においては、貫通電極や再配線を構成する導電材料の残留応力や熱変形により半導体基板の一主面上に設けられたパッド電極と貫通電極や再配線を構成する導電材料との間にクラックなどが発生する。そのため、パッド電極とこれらの導電材料との接続の断絶による電気性能劣化(オープン不良)を引き起こして信頼性の低下をもたらすことが懸念される。
この問題を解決するために、例えば図9に示すように、半導体基板102の裏面側から貫通孔556を形成する際に、半導体基板102の一主面側の層間絶縁膜550までエッチングしてパッド電極552を露出させた後、さらに層間絶縁膜550をオーバーエッチングして貫通孔556の底部にパッド電極552と層間絶縁膜550とのエッチングレートの差を利用して凹凸を形成する。このようにして、貫通電極560を構成する導電材料とパッド電極552との接触面積を増大させ導電性能を向上して電気性能劣化を抑制する技術が提案されている。さらに、パッド電極552間の凹部に貫通電極560の導電材料が入り込むことによりアンカー効果がもたらされ、パッド電極552の半導体基板102側の面を含む領域と貫通電極560の導電材料との間の密着性向上をもたらすことが開示されている(例えば、特許文献2参照)。
しかしながら、近年の半導体装置の製造においては、半導体装置内に形成されるパッド電極の厚みは数10nmから数100nm前後まで薄膜化することが主流である。そして、層間絶縁膜から半導体基板側に突出するパッド電極の露出部の高さとなるパッド電極と層間絶縁膜との凹凸段差は、当然パッド電極の厚み以下である。そのため、パッド電極と貫通電極を構成する導電材料との接続面積の増大は十分ではなく、両者の電気的接続は十分には確保できない。また、同様の理由から十分なアンカー効果も期待できない。
そこで、上記の課題に鑑みて、本発明は、貫通電極を有する半導体装置において、貫通電極とパッド電極との間の電気的接続性、密着性およびアンカー効果を向上し、ひいては信頼性を向上する半導体装置を提供する。
上記課題を解決するために、本発明の半導体装置は、半導体基板と、半導体基板の一主面上に絶縁膜を介して形成された第1導電材料からなる平面形状の第1パッド電極と、半導体基板を貫通して第1パッド電極に到達する貫通孔と、貫通孔の側壁上に形成された貫通電極と、を備える。さらに、第1パッド電極の貫通孔に対向する第1領域には第2導電材料を含む突出部が形成されており、貫通電極は、突出部の表面および第1パッド電極の第1領域と接触している。
また、本発明の半導体装置において、突出部は第2導電材料からなる第2パッド電極を含み、第2パッド電極は第1パッド電極と電気的に接続していることが好ましい。
また、本発明の半導体装置において、第2パッド電極と第1パッド電極との間に第1接続部を備え、第2パッド電極は第1接続部を介して第1パッド電極と電気的に接続していることが好ましい。
また、本発明の半導体装置において、突出部は第1パッド電極と第2パッド電極との間に、さらに第3導電材料からなる第3パッド電極を含み、第3パッド電極と第1パッド電極との間に第2接続部を備え、第3パッド電極は第1接続部を介して第2パッド電極と電気的に接続しており、第3パッド電極は第2接続部を介して第1パッド電極と電気的に接続していることが好ましい。
また、本発明の半導体装置において、第2パッド電極は第1パッド電極と直接接触することで第1パッド電極と電気的に接続していることが好ましい。
また、本発明の半導体装置において、突出部は第2パッド電極のみからなり、第2導電材料は第1導電材料と同一材料であり、第1導電材料と第2導電材料とは一体形成されていることが好ましい。
また、本発明の半導体装置において、第2パッド電極が突出部の先端に配置され、貫通電極は、突出部の先端において第2パッド電極と接触し、突出部が形成されていない第1領域において第1パッド電極と接触していることが好ましい。
また、本発明の半導体装置において、突出部の平面視における形状はストライプ形状であることが好ましい。
また、本発明の半導体装置において、突出部の平面視における形状は格子形状であることが好ましい。
本発明の半導体装置によれば、半導体基板を貫通する貫通電極とパッド電極との接触面積を容易に増加させることができ、貫通電極とパッド電極との間の電気的接続性の向上、抵抗値の低下、電流容量の増加等が可能となる。
また、パッド電極の段差が大きい突出部により貫通電極に対する強固なアンカー効果が得られ、半導体装置の信頼性を向上することができる。
以下、本発明を実施するための形態について図面を参照しながら説明する。但し、説明が不必要に冗長になるのを避け当業者の理解を容易にするため、例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明等については詳細な説明は省略する場合がある。
なお、添付図面および以下の説明は当業者が本発明を十分に理解するための一例を提示するものであって、これらによって特許請求の範囲に記載の主題を限定するものではない。
(実施形態)
本発明の実施形態に係る半導体装置の要部断面図を図1に示す。また、本発明の実施形態に係る半導体装置の半導体基板の裏面側からみた要部平面図を図2に示す。なお、図1は、図2のI−I線での断面を示している。
本発明の実施形態に係る半導体装置の要部断面図を図1に示す。また、本発明の実施形態に係る半導体装置の半導体基板の裏面側からみた要部平面図を図2に示す。なお、図1は、図2のI−I線での断面を示している。
図1に示すように、図示しない半導体素子が形成された半導体基板1の一主面上に第1層間絶縁膜2、第2層間絶縁膜4、第3層間絶縁膜7が順に形成されている。第3層間絶縁膜7上には、平面形状のパッド電極9と、パッド電極9の上面全体を覆うように表面保護膜10が形成されている。半導体基板1、第1層間絶縁膜2、第2層間絶縁膜4、および第3層間絶縁膜7には、半導体基板1の一主面と反対側の裏面からパッド電極9にまで到達する貫通孔12が形成されている。貫通孔12は、図2に示すように、平面視において略円形形状をしている。
また、パッド電極9の貫通孔12に対向する面(パッド電極9の貫通孔12側の面の内、貫通孔12に対向している領域)には、ストライプ形状のパッド電極3を含む複数の突出部20が形成されている。突出部20は、図2示すように、パッド電極9の表面に対して平行なストライプ形状をしている。ここで、パッド電極9の貫通孔12に対向する面は、本発明の「第1領域」の一例である。
また、突出部20の先端にストライプ形状のパッド電極3が配置され、パッド電極3とパッド電極9との間には、平面視においてパッド電極3と同一のストライプ形状のパッド電極6が配置されている。パッド電極6は、複数の接続部5を介してパッド電極3と電気的に接続され、複数の接続部8を介してパッド電極9と電気的に接続されている。接続部5及び接続部8は、略円柱形状をしている。
また、貫通孔12内部の側壁上と半導体基板1の裏面上を覆うように絶縁膜13が形成されている。さらに、突出部20の表面、パッド電極9の貫通孔12に対向する面、及び貫通孔12内部の絶縁膜13を覆うように、貫通電極14が形成されている。そして、貫通電極14と接触し、半導体基板1の裏面の絶縁膜13上に裏面配線層15が形成されている。
また、貫通孔12内部を埋めるようにソルダーレジスト16が形成されている。なお、図示していないが、半導体基板1の裏面上の一部に開口部が形成され、その開口部上に半田ボールを形成してBGA(Ball Grid Array)として完成されている。
以上に説明したように、本実施形態では順に積層されたパッド電極3、接続部5、パッド電極6、接続部8により構成された、ストライプ形状の突出部20は従来技術に比べその高さが大きい。
その結果、貫通電極14と、高さが増大したストライプ形状の突出部20との接触面積が増加するため、貫通電極14の表面積が増大する。
また、貫通電極14の下部が凹凸形状のバリアメタルからなるため、パッド電極とバリアメタルとの接触面積、さらにバリアメタルとCu膜との接触面積が増大し、互いの密着性も向上する。
次に、本発明の実施形態に係る半導体装置の製造方法について、図3から図7に示す要部断面図を用いて説明する。
まず、図3に示すように、図示しない半導体素子が形成された半導体基板1の一主面上に第1層間絶縁膜2を形成する。次に、第1層間絶縁膜2上の所定領域にストライプ形状の複数のパッド電極3と図示しない第1配線を形成する。次に、パッド電極3上を含む第1層間絶縁膜2上に第2層間絶縁膜4を形成する。次に、第2層間絶縁膜4の所定領域にパッド電極3の一部を露出する第1開口部を形成し、第1開口部内に導電材料を埋め込んで接続部5を形成する。
次に、第2層間絶縁膜4上に、接続部5の露出している上端を覆うとともにパッド電極3と平面視で同一のストライプ形状となる複数のパッド電極6と図示しない第2配線を形成する。さらに、パッド電極6上を含む第2層間絶縁膜4上に第3層間絶縁膜7を形成する。次に、第3層間絶縁膜7の所定領域にパッド電極6の一部を露出する第2開口部を形成し、第2開口部内に導電材料を埋め込んで接続部8を形成する。
次に、第3層間絶縁膜7上に、接続部8の露出している上端を覆うように第3層間絶縁膜7上に平面形状のパッド電極9を形成する。さらに、パッド電極9の上面全体を覆うように表面保護膜10を形成する。
なお、本実施形態では3層のパッド電極及び3層の層間絶縁膜を形成する例を示したが、3層より多くの多層配線構造の場合は、上記の層間絶縁膜、パッド電極、接続部を形成する工程をさらに繰り返し行って、3層より多くのパッド電極構造としても構わない。
また、半導体基板1の厚さは、後に半導体基板を貫通する貫通孔の形成を容易にするために、たとえば100μm程度まで薄型化しておいても構わない。また、第1層間絶縁膜2、第2層間絶縁膜4および第3層間絶縁膜7を構成する材料としては、BPSG(Boron Phosphorus Silicon Glass)膜やSiO2膜などが好ましく用いられる。
また、パッド電極3、パッド電極6を構成する材料としては、銅(Cu)やアルミニウム(Al)などが好ましく用いられ、その厚さは数10nmから500nm程度である。また、平面形状のパッド電極9を構成する材料としては、Al、Al合金などが好ましく用いられ、なかでも、Al−Cu、Al−Si−CuなどのAl合金が特に好ましく用いられる。また、その厚さは、たとえば、500nmから2μm程度が好ましい。
なお、パッド電極3およびパッド電極6の形状は、それぞれレジストを用いて同層の第1配線、第2配線をパターニング形成する際に同時に形成すればよい。
次に、図4に示すように、半導体基板1の一主面と反対側の裏面上にレジスト膜11を形成し、レジスト膜11の所定領域に開口部を形成する。次に、開口部に露出した半導体基板1をドライエッチングして、半導体基板1内に貫通孔12を形成する。ここで、貫通孔12の直径は、例えば20μmから100μm程度である。
また、貫通孔12の断面形状を半導体基板1の裏面に対してほぼ垂直な内壁とするために、SF6、O2、C4F8などのPFC(Perfluoro−Compound)ガスを用いてのエッチングと側壁保護膜形成を交互に繰り返すボッシュプロセスと呼ばれる方法を用いることができる。
また、大きなエッチング速度による高スループットを実現するために、SF6、O2などのガスを用いて、パルス印加でないRIE(Reactive Ion Etching)法を用いることができる。
但し、貫通孔12の直径が50μm以上と大きく、かつテーパー形状を有しても良いのであれば、例えばKOHなどの強アルカリ性の液を用いたSiエッチングを用いることもできる。
次に、図5に示すように、貫通孔12がパッド電極9に到達するまで第1層間絶縁膜2、第2層間絶縁膜4および第3層間絶縁膜7のエッチングを行う。このとき、パッド電極3、パッド電極6、接続部5および接続部8との選択比が高い条件でエッチングを行う。
そのため、上記した図3、図4の説明から明らかなように、平面視でストライプ形状のパッド電極3とパッド電極6の積層構造およびそれらを接続する接続部5と接続部8とが残存することになる。
このようにして、パッド電極9の貫通孔12に対向する面には、ストライプ形状の突出部20が形成されることになる。
このとき、パッド電極3とパッド電極6に挟まれた接続部5の周辺の第2層間絶縁膜4の部分、およびパッド電極6とパッド電極9に挟まれた接続部8の周辺の第3層間絶縁膜7の部分も残存している。なお、パッド電極3とパッド電極6に挟まれた接続部5の周辺の第2層間絶縁膜4の部分、およびパッド電極6とパッド電極9に挟まれた接続部8の周辺の第3層間絶縁膜7の部分を全て、あるいは1部を残して除去することも可能である。その場合、後で形成する貫通電極14と突出部20との接触面積がより増大する。
なお、レジスト膜11は、このエッチング後にアッシングして除去すればよいが、エッチング前に除去しても構わない。
次に、パッド電極9の貫通孔12に対向する面、貫通孔12内部の側壁および半導体基板1の裏面上に絶縁膜13を形成する。絶縁膜13は、後で形成する貫通電極14と半導体基板1との間の絶縁性を確保するために形成するものである。次に、パッド電極9の貫通孔12に対向する面に形成された絶縁膜13を、CF4などのPFCガスを用いた異方性エッチングにより除去する。これにより、図6に示すように、パッド電極9が貫通孔12に露出される。
ここで、異方性エッチングを用いるのは、貫通孔12の側壁および半導体基板1の裏面上に絶縁膜13を残したまま、パッド電極9の貫通孔12に対向する面に形成された絶縁膜13のみを除去するためである。なお、この異方性エッチングで半導体基板1の裏面上の絶縁膜13が残存するのは、半導体基板1の裏面上にはパッド電極9の貫通孔12に対向する面よりも絶縁膜13が厚く成膜されるためである。
なお、この工程で最終的にパッド電極9の貫通孔12に対向する面が露出していることは、終点検知機能を用いるかあるいは外観確認によって確認する。
このようにして、パッド電極9の貫通孔12に対向する面には、平面視でストライプ形状のパッド電極3とパッド電極6の積層構造、パッド電極3とパッド電極6を接続する接続部5、及びパッド電極6とパッド電極9を接続する接続部8が残存して突出部20が形成される。
次に、図7に示すように、パッド電極9の貫通孔12に対向する面、突出部20の表面、及び半導体基板1の裏面上に、図示しないバリアメタルとCuシード層を成膜し、電解めっき法によりCu膜を成膜させる。次に、レジストパターン形成とウェットエッチングにより、パッド電極9の貫通孔12に対向する面、突出部20の表面、及び貫通孔12内部の側壁上に貫通電極14を形成すると共に、半導体基板1の裏面上に裏面配線層15を形成する。したがって、貫通電極14および裏面配線層15の下部(下地と接触する側の部分)はバリアメタルからなり上部はCuからなる。
このとき、図7に示すように、貫通孔12の側壁等に沿うように覆う膜としてCu膜を成膜してもよいし、貫通孔12の内部の全てをCu膜で埋め込んでもよい。次に、貫通電極14及び裏面配線層15を覆うと共に、貫通孔12を埋めるようにソルダーレジスト16を形成する。そして、ソルダーレジスト16の半導体基板1の裏面上の一部を開口し、その開口部に半田ボールを形成してBGAとする。なお、裏面配線層15は単層ではなく、複数の絶縁膜を介在させて複数の配線層を形成しても良い。
ここで、パッド電極9の貫通孔12に対向する面では、平面視でストライプ形状のパッド電極3とパッド電極6の積層構造、パッド電極3とパッド電極6を接続する接続部5、及びパッド電極6とパッド電極9を接続する接続部8が残存して突出部20が形成されているため、この突出部20の周囲を覆う貫通電極14の表面積が増大する。
また、貫通電極14の下部が凹凸形状のバリアメタルからなるため、パッド電極とバリアメタルとの接触面積、さらにバリアメタルとCu膜との接触面積が増大し、互いの密着性も向上する。
また、接続部5と接続部8の周辺領域にそれぞれ第2層間絶縁膜4と第3層間絶縁膜7がエッチング除去された空隙が形成される場合には、この空隙に貫通電極14が入り込み、上下のストライプ形状の積層パッド電極の強度を向上させる。
この結果、パッド電極とバリアメタルとのアンカー効果による密着性の向上、さらにバリアメタルとCu膜とのアンカー効果による密着性の向上を得ることができる。
以上に本発明の一実施形態を説明したが、本発明は上述の実施形態に限定されず、当業者が本発明の範囲内で上述の実施形態を変形可能なことはもちろんである。
たとえば、本実施形態における半導体基板1は、シリコン基板、GaAs基板、GaP基板、InP基板などの化合物半導体基板を用いてもよいし、石英ガラスなどのガラス基板などを用いてもよい。
(実施形態の変形例)
次に、本発明の実施形態に係る半導体装置の変形例について、図8を用いて説明する。図8は、半導体基板の裏面側からみた要部平面図である。
次に、本発明の実施形態に係る半導体装置の変形例について、図8を用いて説明する。図8は、半導体基板の裏面側からみた要部平面図である。
図8に示すように、パッド電極9の貫通孔12に対向する面に形成された突出部20は、格子形状である。具体的には、突出部20の先端には格子形状のパッド電極3が形成されている。パッド電極3の直下には、パッド電極3と平面視で同一の格子形状のパッド電極6が形成されている。その他の構成については、実施形態と同様である。
このように、パッド電極の平面形状を格子状にしても突出部の高さは従来技術に比べて高くなり、その表面積が拡大するとともにアンカー効果も向上させることができる。
なお、本実施形態およびその変形例の説明においては、パッド電極3、パッド電極6、パッド電極9のそれぞれは異なる導電層からなり、かつ、それぞれが接続部を含む絶縁層で互いに接続されている場合について述べたが、これに限定されるものではない。
例えば、パッド電極3、パッド電極6およびパッド電極9が互いに直接接触して積層された場合、パッド電極3とパッド電極6が直接接触し、パッド電極9とパッド電極6とが接続部を介在して接続する場合、パッド電極6とパッド電極9が直接接触し、パッド電極3とパッド電極6とが接続部を介在して接続する場合等も本発明に含まれる。
さらに、パッド電極3、パッド電極6およびパッド電極9が互いに直接接触して積層された場合では、パッド電極3、パッド電極6およびパッド電極9がいずれも同一の導電材料からなり、それらが一体形成されている、すなわち、パッド電極9自体が部分的にエッチングされて凹凸形状にパターニングされたような場合も本発明に含まれる。
なお、本発明の全ての実施形態において、パッド電極の平面視における形状はストライプ形状や格子形状とすることができる。
本発明は、半導体基板を貫通する電極を有する半導体装置において、貫通電極とパッド電極との間の電気的接続性、密着性およびアンカー効果を向上させることができるものであり、特に、小型で高信頼性が要求される半導体装置において有用である。
1 半導体基板
2 第1層間絶縁膜
3 パッド電極
4 第2層間絶縁膜
5 接続部
6 パッド電極
7 第3層間絶縁膜
8 接続部
9 パッド電極
10 表面保護膜
11 レジスト膜
12 貫通孔
13 絶縁膜
14 貫通電極
15 裏面配線層
16 ソルダーレジスト
20 突出部
2 第1層間絶縁膜
3 パッド電極
4 第2層間絶縁膜
5 接続部
6 パッド電極
7 第3層間絶縁膜
8 接続部
9 パッド電極
10 表面保護膜
11 レジスト膜
12 貫通孔
13 絶縁膜
14 貫通電極
15 裏面配線層
16 ソルダーレジスト
20 突出部
Claims (9)
- 半導体基板と、
前記半導体基板の一主面上に絶縁膜を介して形成された第1導電材料からなる平面形状の第1パッド電極と、
前記半導体基板を貫通して前記第1パッド電極に到達する貫通孔と、
前記貫通孔の側壁上に形成された貫通電極と、を備え、
前記第1パッド電極の前記貫通孔に対向する第1領域には第2導電材料を含む突出部が形成されており、
前記貫通電極は、前記突出部の表面及び前記第1パッド電極の前記第1領域と接触している半導体装置。 - 前記突出部は前記第2導電材料からなる第2パッド電極を含み、
前記第2パッド電極は前記第1パッド電極と電気的に接続している請求項1に記載の半導体装置。 - 前記第2パッド電極と前記第1パッド電極との間に第1接続部を備え、
前記第2パッド電極は前記第1接続部を介して前記第1パッド電極と電気的に接続している請求項2に記載の半導体装置。 - 前記突出部は前記第1パッド電極と前記第2パッド電極との間に、さらに第3導電材料からなる第3パッド電極を含み、
前記第3パッド電極と前記第1パッド電極との間に第2接続部を備え、
前記第3パッド電極は前記第1接続部を介して前記第2パッド電極と電気的に接続しており、
前記第3パッド電極は前記第2接続部を介して前記第1パッド電極と電気的に接続している請求項2に記載の半導体装置。 - 前記第2パッド電極は前記第1パッド電極と直接接触することで前記第1パッド電極と電気的に接続している請求項2に記載の半導体装置。
- 前記突出部は前記第2パッド電極のみからなり、
前記第2導電材料は前記第1導電材料と同一材料であり、
前記第1導電材料と前記第2導電材料とは一体形成されている請求項5に記載の半導体装置。 - 前記第2パッド電極は、前記突出部の先端に配置され、
前記貫通電極は、前記突出部の先端において前記第2パッド電極と接触し、前記突出部が形成されていない前記第1領域において前記第1パッド電極と接触している請求項1〜6のうちのいずれか1項に記載の半導体装置。 - 前記突出部の平面視における形状はストライプ形状である請求項1〜7のうちのいずれか1項に記載の半導体装置。
- 前記突出部の平面視における形状は格子形状である請求項1〜7のうちのいずれか1項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016010650A JP2017130615A (ja) | 2016-01-22 | 2016-01-22 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016010650A JP2017130615A (ja) | 2016-01-22 | 2016-01-22 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2017130615A true JP2017130615A (ja) | 2017-07-27 |
Family
ID=59396258
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016010650A Pending JP2017130615A (ja) | 2016-01-22 | 2016-01-22 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2017130615A (ja) |
-
2016
- 2016-01-22 JP JP2016010650A patent/JP2017130615A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI402941B (zh) | 半導體結構及其製造方法 | |
TWI497687B (zh) | 半導體裝置及其製造方法 | |
JP5537016B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP4775007B2 (ja) | 半導体装置及びその製造方法 | |
TWI551199B (zh) | 具電性連接結構之基板及其製法 | |
JP5352534B2 (ja) | 半導体装置及びその製造方法 | |
KR20090076832A (ko) | 반도체 장치 및 그 제조 방법 | |
JP2008311599A (ja) | モールド再構成ウェハー、これを利用したスタックパッケージ及びその製造方法 | |
JP2008091852A (ja) | 積層パッケージおよびその製造方法 | |
KR20060051585A (ko) | 반도체 장치의 제조 방법 | |
JP5663607B2 (ja) | 半導体装置 | |
JP2014013810A (ja) | 基板、基板の製造方法、半導体装置、及び電子機器 | |
JP2011029491A (ja) | 半導体装置およびその製造方法 | |
US8697566B2 (en) | Bump structure and manufacturing method thereof | |
CN110310918A (zh) | 用于形成封装的光电传感器阵列的方法和光电传感器集成电路 | |
JP2007115922A (ja) | 半導体装置 | |
JP2006287211A (ja) | 半導体装置、積層半導体装置およびそれらの製造方法 | |
JP2013247139A (ja) | 半導体装置及びその製造方法 | |
JP2010232400A (ja) | 半導体基板と半導体基板の製造方法および半導体パッケージ | |
JP2010205921A (ja) | 半導体装置および半導体装置の製造方法 | |
JP5460069B2 (ja) | 半導体基板と半導体パッケージおよび半導体基板の製造方法 | |
JP5682496B2 (ja) | 半導体装置、マルチチップ半導体装置、デバイス、及び半導体装置の製造方法 | |
JP4803964B2 (ja) | 電極構造 | |
TWI713783B (zh) | 製作半導體裝置的方法 | |
JP2017130615A (ja) | 半導体装置 |