CN110310920A - 半导体器件及其制作方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制作方法，包括：在层间介电层的第一开口中形成金属连接层时，金属连接层仅覆盖所述第一开口的底部和侧壁，而不填满整个所述第一开口，如此，便可使得后续形成的顶层金属层具有第二开口，进而可以保证在所述第二开口内设置测试窗口以对半导体器件进行电性能测试时，不会因为探针容易滑动接触到邻近的钝化层而导致接触不良。

Description

半导体器件及其制作方法
技术领域
本发明涉及技术领域，特别涉及一种半导体器件及其制作方法。
背景技术
半导体器件，例如闪存器件，其制造必须历经一系列工艺流程，该流程包括诸如刻蚀和光刻等各种不同的半导体器件工艺步骤。在传统的制造流程上会包括300～400个步骤，其中每一步骤都会影响该半导体芯片上各器件的最终形貌，即影响器件的特征尺寸，从而影响器件的各种电特性。因此，在半导体器件制作完毕，需要对半导体器件的电性能进行测试，目前常采用的电性能的测试措施为：在形成的半导体器件上打开一些小窗口，通过打开的小窗口将内部的电路引出来，然后通过引线扎针的方式进行电性能的测试。
在半导体器件传统的工艺流程上会区分为两类主要的次工艺流程，分别为前段制程(Front End of Line，简称FEOL)和后段制程(Back End of Line，BEOL)。后段制程主要包括金属互连结构的形成，具体可包括金属层的形成，以及在晶圆上不同层的金属层间金属连线、接触孔的形成等，而一般的，后段制程中，在形成顶层金属层之后，需要在顶层金属层上形成一钝化层以对整个器件进行保护，故通过引线扎针的方法进行电性能的测试时，通常需要研磨掉部分钝化层，或者通过刻蚀的方式在钝化层中形成开口，然后在暴露出的顶层金属层上进行扎针，以进行电性能的测试。然而，在实际扎针的过程中，发现很难接触好，探针容易滑动，接触到邻近的钝化层，导致接触不良。
发明内容
本发明的目的在于提供一种半导体器件及其制作方法，以解决半导体器件在电性能测试过程中容易因滑动接触到邻近的钝化层而导致接触不良的问题。
为解决上述技术问题，本发明提供一种半导体器件的制作方法，包括：
提供一半导体衬底；
形成层间介电层，所述层间介电层位于所述半导体衬底上，所述层间介电层具有第一开口，所述第一开口暴露出所述半导体衬底；
形成金属连接层，所述金属连接层覆盖所述第一开口的底部和侧壁；
形成顶层金属层，所述顶层金属层覆盖所述金属连接层并延伸到所述层间介电层的上表面，所述顶层金属层具有第二开口；
形成钝化层，所述钝化层位于所述顶层金属层的上表面且暴露出所述第二开口。
可选的，在所述的半导体器件的制作方法中，所述第一开口的宽度为3.6μm～4.4μm。
可选的，在所述的半导体器件的制作方法中，所述半导体器件的制作方法还包括：
在所述第二开口内设置焊盘。
可选的，在所述的半导体器件的制作方法中，所述顶层金属层和所述焊盘的材料均为铝。
可选的，在所述的半导体器件的制作方法中，形成所述钝化层的方法包括：
形成氧化硅层，所述氧化硅层填满所述第二开口并延伸到所述顶层金属层的上表面；
形成氮化硅层，所述氮化硅层覆盖所述氧化硅层；
刻蚀所述氧化硅层和所述氮化硅层以暴露出所述第二开口；
其中，所述钝化层包括所述氧化硅层和所述氮化硅层。
本发明还提供一种半导体器件，包括：
半导体衬底；
层间介电层，所述层间介电层位于所述半导体衬底上，所述层间介电层具有第一开口，所述第一开口暴露出所述半导体衬底；
金属连接层，所述金属连接层覆盖所述第一开口的底部和侧壁；
顶层金属层，所述顶层金属层覆盖所述金属连接层并延伸到所述层间介电层的上表面，所述顶层金属层具有第二开口；
钝化层，所述钝化层位于所述顶层金属层的上表面且暴露出所述第二开口。
可选的，在所述的半导体器件中，所述第一开口的宽度为3.6μm～4.4μm。
可选的，在所述的半导体器件中，所述半导体器件还包括焊盘，所述焊盘位于所述第二开口内。
可选的，在所述的半导体器件中，所述顶层金属层和所述焊盘的材料均为铝。
可选的，在所述的半导体器件中，所述钝化层包括依次形成的氧化硅层和氮化硅层。
在本发明提供的半导体器件及其制作方法中，在层间介电层的第一开口中形成金属连接层时，金属连接层仅覆盖所述第一开口的底部和侧壁，而不填满整个所述第一开口，如此，便可使得后续形成的顶层金属层具有第二开口，进而可以保证在所述第二开口内设置测试窗口以对半导体器件进行电性能测试时，不会因为探针容易滑动接触到邻近的钝化层而导致接触不良。
附图说明
图1为现有半导体器件的结构示意图；
图2为本发明实施例提供的半导体器件制作方法的流程图；
图3为本发明实施例提供的半导体器件的结构示意图；
图4～8为本发明实施例提供的半导体器件制作方法各步骤对应的器件结构示意图；
其中，各附图标记说明如下：
1-半导体器件，11-层间介电层；12-金属插塞；13-顶层金属层；14-钝化层；
2-半导体器件，21-半导体衬底；22-层间介电层；201-第一开口，23-金属连接层；202-第二开口，23-金属连接层；25-钝化层。
具体实施方式
如前文所述，在对半导体器件进行扎针测试的过程中，发现很难接触好，探针容易滑动，接触到邻近的钝化层，导致接触不良。发明人研究发现，其之所以容易接触到邻近的钝化层，是受现有半导体器件的结构的限制。具体的，如图1所示，在现有半导体器件1中，为实现不同金属层间互连，对层间介电层11进行刻蚀以在通孔中形成金属插塞12时，为保证通孔能够被填满，采取的是多通孔，进而多金属插塞12的方式。如此，在后续形成顶层金属层13时，顶层金属层13的顶面基本处于一水平状态，在所述顶层金属层13的顶面上扎针测试时，便会容易因为滑动而接触到同样位于顶面的钝化层14，导致接触不良。
有鉴于此，本发明旨在通过改变顶层金属层的形貌，使得测试探针的测试点和钝化层处于不同平面，以此来避免测试探针滑动接触到钝化层而导致接触不良。
以下结合附图和具体实施例对本发明提出的半导体器件及其制作方法进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
如图2所示，本发明实施例提供一种半导体器件的制作方法，包括：
步骤S11，提供一半导体衬底；
步骤S12，形成层间介电层，所述层间介电层位于所述半导体衬底上，所述层间介电层具有第一开口，所述第一开口暴露出所述半导体衬底；
步骤S13，形成金属连接层，所述金属连接层覆盖所述第一开口的底部和侧壁；
步骤S14，形成顶层金属层，所述顶层金属层覆盖所述金属连接层并延伸到所述层间介电层的上表面，所述顶层金属层具有第二开口；
步骤S15，形成钝化层，所述钝化层位于所述顶层金属层的上表面且暴露出所述第二开口。
对应的，如图3所示，本发明实施例提供的半导体器件2包括：
半导体衬底21；
层间介电层22，所述层间介电层22位于所述半导体衬底21上，所述层间介电层22具有第一开口201，所述第一开口201暴露出所述半导体衬底21；
金属连接层23，所述金属连接层23覆盖所述第一开口201的底部和侧壁；
顶层金属层24，所述顶层金属层24覆盖所述金属连接层23并延伸到所述层间介电层22的上表面，所述顶层金属层24具有第二开口202；
钝化层25，所述钝化层25位于所述顶层金属层24的上表面且暴露出所述第二开口202。
在本发明实施例提供的半导体器件及半导体器件的制作方法中，在层间介电层22的第一开口201中形成金属连接层23时，金属连接层23仅覆盖所述第一开口201的底部和侧壁，而不填满整个所述第一开口201，如此，便可使得后续形成的顶层金属层24具有第二开口202，进而可以保证在所述第二开口202内设置测试窗口以对半导体器件进行电性能测试时，不会因为探针容易滑动接触到邻近的钝化层25而导致接触不良。
以下结合附图4～8对本发明实施例提供的所述半导体器件的制作方法及所述半导体器件进行详细描述。
首先，执行步骤S11，如图4所示，提供一半导体衬底21。
所述半导体衬底21包括但不限于基底、位于基底上的基本层、位于所述基本层上的多个金属层间绝缘(inter-metal dielectric，IMD)层、以及间隔多个IMD层排布的底层金属层和中间金属层。其中，所述基底的材料可为任何适合的半导体材料，例如硅、硅锗或者硅晶绝缘体等，所述基本层包含且不限于器件层，例如金属氧化物半导体器件(MOS)或者双极型器件，以及至少一层间介电(inter-layer dielectric，ILD)层，多个IMD层的每一个可包含但不限于氧化硅、氮化硅、碳化硅、氮氧化硅、低介电常或者超低介电常数材料，或者上述材料的任意组合。所述中间金属层的数量可为多个，所述中间金属层的材料可为铜、铝和金等单一金属，也可以为铜铝合金等金属合金。
本实施为简洁起见，所述半导体衬底21的具体结构未进行图示。
其次，执行步骤S12，如图5所示，在所述半导体衬底21上形成层间介电层22，所述层间介质具有第一开口201，所述第一开口201暴露出所述半导体衬底21。
同样的，所述层间介电层22的材料可为氧化硅、氮化硅、碳化硅、氮氧化硅、低介电常数或者超低介电常数材料，或者上述材料的任意组合，其可以通过化学气相沉积方法形成。
具体的，所述层间介电层22的形成过程可如下：
形成初始层间介电层，所述初始层间介电层覆盖所述半导体衬底21的表面；
刻蚀所述初始层间介电质层以形成第一开口201，所述第一开口201暴露出所述半导体衬底21。
所述第一开口201采用本领域技术人员所熟知的光刻和刻蚀工艺形成，在此不再赘述。
本实施例中所述第一开口201的宽度可为3.6μm～4.4μm，例如为3.6μm、4μm、4.4μm等，现有技术中用于金属层间互连的通孔的宽度一般为0.33μm左右，以避免通孔过宽，出现金属填不满的情况，而本实施例中的所述第一开口201用于沉积金属连接层23时，只需要覆盖所述第一开口201的底部和侧壁，故相对现有技术中的通孔，可扩大宽度到4μm左右。
接着，执行步骤S13，如图6所示，形成金属连接层23，所述金属连接层23覆盖所述第一开口201的底部和侧壁，即所述金属连接层23不填满所述第一开口201。
所述金属连接层23的材料可为钨。
再接着，执行步骤S14，如图7所示，形成顶层金属层24，所述顶层金属层24覆盖所述金属连接层23并延伸到所述层间介电层22的上表面，所述顶层金属层24具有第二开口202。
一般的，顶层金属层24可降低寄生损耗，从而改善半导体器件的品质因数，顶层金属层24的厚度可根据具体不同半导体器件做出具体设置，本实施例对此不作限制。
所述顶层金属层24的材料可为铝、铜或者铜合金，本实施例优选所述顶层金属层24的材料为铝。
最后，执行步骤S15，如图3所示，形成钝化层25，所述钝化层25位于所述顶层金属层24的上表面且暴露出所述第二开口202。
如图8所示，形成所述钝化层25的具体过程可如下：
形成氧化硅层251，所述氧化硅层251填满所述第二开口202并延伸到所述顶层金属层24的上表面；
形成氮化硅层252，所述氮化硅层252覆盖所述氧化硅层251；
刻蚀所述氧化硅层251和所述氮化硅层252以暴露出所述第二开口202；
其中，所述钝化层25包括所述氧化硅层251和所述氮化硅层252。
所述氧化硅层251可通过热生长工艺生成，所述氮化硅层252可通过化学气相沉积方法生成。
所述钝化层25包括所述氧化硅层251和所述氮化硅层252为本实施例的优选方案，但是不应排除满足本发明精神的其他材料。
进一步的，本实施例的所述半导体器件的制作方法还包括：在所述第二开口202内形成测试窗口(未图示)。
对应的，形成的所述半导体器件2的所述第二开口202内形成有测试窗口。
所述测试窗口用于将半导体器件的内部电路引出，进而可利用探针进行电学性能的测试。由于所述钝化层25与所述测试窗口的设置点处于不同，故测试时，即使探针发生滑动，也不会出现接触不良的情况。
综上所述，本发明实施例的半导体器件及其制作方法解决了半导体器件在电性能测试过程中容易因滑动接触到邻近的钝化层而导致接触不良的问题。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种半导体器件的制作方法，其特征在于，包括：
提供一半导体衬底；
形成层间介电层，所述层间介电层位于所述半导体衬底上，所述层间介电层具有第一开口，所述第一开口暴露出所述半导体衬底；
形成金属连接层，所述金属连接层覆盖所述第一开口的底部和侧壁；
形成顶层金属层，所述顶层金属层覆盖所述金属连接层并延伸到所述层间介电层的上表面，所述顶层金属层具有第二开口；
形成钝化层，所述钝化层位于所述顶层金属层的上表面且暴露出所述第二开口。
2.如权利要求1所述的半导体器件的制作方法，其特征在于，所述第一开口的宽度为3.6μm～4.4μm。
3.如权利要求1所述的半导体器件的制作方法，其特征在于，所述半导体器件的制作方法还包括：
在所述第二开口内形成测试窗口。
4.如权利要求3所述的半导体器件的制作方法，其特征在于，所述顶层金属层和所述焊盘的材料均为铝。
5.如权利要求1所述的半导体器件的制作方法，其特征在于，形成所述钝化层的方法包括：
形成氧化硅层，所述氧化硅层填满所述第二开口并延伸到所述顶层金属层的上表面；
形成氮化硅层，所述氮化硅层覆盖所述氧化硅层；
刻蚀所述氧化硅层和所述氮化硅层以暴露出所述第二开口；
其中，所述钝化层包括所述氧化硅层和所述氮化硅层。
6.一种半导体器件，其特征在于，包括：
半导体衬底；
层间介电层，所述层间介电层位于所述半导体衬底上，所述层间介电层具有第一开口，所述第一开口暴露出所述半导体衬底；
金属连接层，所述金属连接层覆盖所述第一开口的底部和侧壁；
顶层金属层，所述顶层金属层覆盖所述金属连接层并延伸到所述层间介电层的上表面，所述顶层金属层具有第二开口；
钝化层，所述钝化层位于所述顶层金属层的上表面且暴露出所述第二开口。
7.如权利要求6所述的半导体器件，其特征在于，所述第一开口的宽度为3.6μm～4.4μm。
8.如权利要求6所述的半导体器件，其特征在于，所述第二开口内形成有测试窗口。
9.如权利要求9所述的半导体器件，其特征在于，所述顶层金属层和所述焊盘的材料均为铝。
10.如权利要求6所述的半导体器件，其特征在于，所述钝化层包括依次形成的氧化硅层和氮化硅层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112526315A (zh) * 2020-11-05 2021-03-19 长江存储科技有限责任公司 一种封装芯片的测试方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1209654A (zh) * 1997-08-27 1999-03-03 日本电气株式会社 具有交替的长焊盘和短焊盘的半导体器件
CN103681595A (zh) * 2008-12-03 2014-03-26 瑞萨电子株式会社 半导体集成电路器件
CN104969334A (zh) * 2013-02-01 2015-10-07 精工电子有限公司 半导体装置
CN108269730A (zh) * 2016-12-30 2018-07-10 中芯国际集成电路制造(上海)有限公司 半导体器件及其制备方法
CN109425812A (zh) * 2017-08-28 2019-03-05 创意电子股份有限公司 半导体封装元件的检测系统及其热阻障层元件
CN109698183A (zh) * 2017-10-23 2019-04-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件和半导体器件的制造方法、电子装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1209654A (zh) * 1997-08-27 1999-03-03 日本电气株式会社 具有交替的长焊盘和短焊盘的半导体器件
CN103681595A (zh) * 2008-12-03 2014-03-26 瑞萨电子株式会社 半导体集成电路器件
CN104969334A (zh) * 2013-02-01 2015-10-07 精工电子有限公司 半导体装置
CN108269730A (zh) * 2016-12-30 2018-07-10 中芯国际集成电路制造(上海)有限公司 半导体器件及其制备方法
CN109425812A (zh) * 2017-08-28 2019-03-05 创意电子股份有限公司 半导体封装元件的检测系统及其热阻障层元件
CN109698183A (zh) * 2017-10-23 2019-04-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件和半导体器件的制造方法、电子装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112526315A (zh) * 2020-11-05 2021-03-19 长江存储科技有限责任公司 一种封装芯片的测试方法
CN112526315B (zh) * 2020-11-05 2021-11-12 长江存储科技有限责任公司 一种封装芯片的测试方法

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