CN1209654A - 具有交替的长焊盘和短焊盘的半导体器件 - Google Patents

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Abstract

制备在半导体芯片(51)上的集成电路(IC)通过焊盘阵列(50)电连接到封装的引线(54);焊盘阵列包括暴露在第一局部收缩开口(51e/51f)的长焊盘(50a)和暴露在第二局部收缩开口(51d)并与长焊盘交替的短焊盘(50b),第一局部收缩开口的宽部分与相邻的第二局部收缩开口的宽部分偏置,以便制造出小于40微米的细距排列的长焊盘和短焊盘。

Description

具有交替的长焊盘和 短焊盘的半导体器件
本发明涉及半导体器件，特别涉及在诊断期间不必牺牲探测具有以细距排列的焊盘的半导体器件。
首先，下面介绍三种现有技术的焊盘排列。参考图1和2，焊盘1形成在绝缘层2上，绝缘层2形成在半导体衬底3上。焊盘1暴露在钝化层5内形成的矩形开口4，钝化层5由聚酰亚胺覆盖层6覆盖。开口也形成在聚酰亚胺覆盖层6内，并与钝化层5的矩形开口4对准。由于这个原因，在聚酰亚胺覆盖层6上可以看到焊盘1。显示在图2中的叠层结构称做半导体芯片。
铝板1a形成焊盘1的基本部分，焊盘1通过导电条7连接到半导体衬底3上制备的集成电路上。焊盘1形成在半导体芯片的周边，并沿半导体芯片的每个边缘线形成单行线。焊盘1相互间隔开，焊盘1的间距D1例如为100微米。
集成电路现已改进为多功能。先进的半导体集成电路在周边区域有多于1000个焊盘。如果半导体集成电路器件制备在10毫米×10毫米的半导体芯片上，制造商需要在沿每个边缘线的线内制造250个焊盘。沿10毫米的边沿的250个焊盘间距D1为40微米。由此，焊盘1的增大导致间距D1减小。然而，间距D1存在限制。如果间距D1减小到80微米，制造商感觉制造完成后进行测试很困难。测试系统探针卡压向焊盘1，并提供测试图形观察集成电路是否有缺陷。探针卡有大量的探针，探针的厚度为70微米数量级。当探针制成很薄时，它们易于弯曲和断裂。由于这个原因，最小间距为80微米数量级。
为了增加焊盘，有人建议以图3所示的交错方式设置焊盘11。铝板11a形成焊盘11，导电条12分别连接到铝板11a。探针在箭头AR1指示的方向内移动。铝板11a分别暴露在保护层14内形成的矩形开口13内。交错的焊盘11a形成两列15a/15b，每行15a/15b中的焊盘11a以间距D2排列。即使间距D2为120微米，120微米间距的两列焊盘等于60微米的单列焊盘。由于这个原因，测试者可以借助探针卡检查半导体集成电路器件。
由此，交错的焊盘11增加了间距D2，制造商用探针卡检查半导体集成电路器件。然而，当间距D2减少到80-60微米时，制造商在引线键合时遇到困难。探针11部分用做测试并且部分通过键合线连接到封装的引线。将键合线按压向铝板11a并将集成电路连接到封装的引线。当焊盘11减少间距D2时，键合线易于短路、断裂和从焊盘11上剥离。由于这个原因，当半导体集成电路器件要求焊盘11为80-60微米间距时，通过自动载带键合技术集成电路连接到内引线。
内引线通过腐蚀由覆盖绝缘带的薄导电层形成。如果以单行排列，内引线简单地重复，并且腐蚀条件易于优化。然而，当焊盘11交错时，内引线形成复杂的图形，腐蚀条件很难优化。由于这个原因，当半导体集成电路器件要求焊盘间距等于或小于60微米时，交错的焊盘11用于和封装一起装配，焊盘1的单行准备用于探针卡。由此，焊盘以单行或交错排列。
图4示出了另一个现有技术的焊盘排列。焊盘的排列包括图1和3所示的现有技术的排列。焊盘31以间距D3沿垂直于探针卡的移动方向AR2的方向内排列。铝板31a分别连接到导电条32，并暴露在保护层33内形成的矩形开口33a。在此例子中，矩形开口33a比铝板31a窄。铝板31a在AR2方向内延伸。探针与区域31b接触，内引线键合到区域31c。区域31b交错，区域31c在垂直于箭头AR2的方向内成一行。虽然现有技术的焊盘排列并没有流行，但现有技术的排列允许制造商以交错方式和内引线的简单方式排列探针。折衷的焊盘排列允许制造商将间距减小到80微米以下。然而，很难实现焊盘间距等于或小于40微米。这是由于矩形开口33a位于铝板31a的边缘内。当间距和铝板31a的宽度一起减少时，矩形开口33a的宽度小于40微米，探针不总是与铝板31a接触。
随后，介绍现有技术的焊盘结构。第一现有技术的焊盘结构公开在待审申请No.2-166744的日本专利公开中，图4和5示出了第一现有技术的焊盘结构。半导体衬底21由绝缘层22覆盖，铝板23和导电条24形成在绝缘层22上。绝缘层22由钝化层25覆盖，矩形开口25a形成在钝化层25内。矩形开口25a宽于铝板23，铝板23和部分导电条24暴露在矩形开口25a。钝化层25由聚酰亚胺层26覆盖，开口26a以与开口25a对准的方式形成在聚酰亚胺层26内。由于探针和钝化层25之间的碰撞，宽开口25a与钝化层25开裂。由此，矩形开口25a宽于铝焊盘23意在保护钝化层25免受探针伤害，探针和铝焊盘23之间的对准不必考虑。
另一个焊盘结构公开在待审申请No.6-252201的日本专利公开中，图7和8示出了现有技术的焊盘。半导体衬底41由绝缘层42覆盖，下铝条43构图在绝缘层42上。下铝条43暴露在形成在绝缘层44内的接触孔44a，上铝板45构图在绝缘层44上。上铝板45穿过接触孔44a，并与下铝条43接触。下铝条比上铝条45窄，并向上推上铝板45。接下来，上铝板45弯曲，并在上铝板45内形成台阶。台阶的倾斜表面45a增加了上铝板45和键合线或泵之间的接触面积。上铝板45暴露在钝化层46的矩形开口46a，矩形开口46a与聚酰亚胺层47的开口47对准。由此，现有技术的结构意在增加键合线/泵和上铝板45之间的接触面积。聚酰亚胺层47的内表面为圆形，探针通过圆形的内表面引导从而与上铝板45接触。
台阶的优点在超大规模集成中不存在，是由于在淀积导电材料之前，层间绝缘层化学机械地抛光。换句话说，平坦的绝缘层44在铝板45中没有形成台阶45a，接触面积增加。图9和10示出了半导体超大规模集成电路器件。在淀积铝之前，层间绝缘层化学机械地抛光，下铝条43通过导电栓48连接到上铝板45。导电栓48尺寸为0.5×0.5微米。上铝板45构图在通过化学机械抛光产生的层间绝缘层44b的平坦表面上，在上铝板45中形成任意台阶。
最后，参考图11A和11B介绍用于形成焊盘45的现有技术的工艺。首先，层间绝缘层42淀积在半导体衬底上。通过溅射在层间绝缘层42上淀积0.5微米厚的铝，通过光刻技术在铝层上形成光刻胶掩模(未显示)。使用光刻胶掩模，选择性地腐蚀掉铝层，并形成下铝条43。
随后，在所得结构的整个表面上淀积0.8微米厚的绝缘材料，层间绝缘层44一致地延伸在层间绝缘层42和下铝条43上。由于这个原因，层间绝缘层43局部地由下铝条43升高。光刻胶腐蚀掩模(未显示)形成在层间绝缘层44上，局部地腐蚀掉层间绝缘层44以便形成接触孔44a。
通过溅射在所得结构的整个表面上淀积铝。铝填充接触孔44a，并膨胀为0.7微米厚的铝层。铝层一致地延伸，倾斜表面45a形成台阶。光刻胶腐蚀掩模(未显示)形成在铝层上，通过腐蚀铝层构图为上铝板45。所得结构显示在图11A中。
在所得结构的整个表面上淀积0.3微米厚的氮化硅，0.5微米厚的聚酰亚胺层叠置在氮化硅层上。氮化硅层作为钝化层46，钝化层46由聚酰亚胺层47覆盖其上。聚酰亚胺层47在湿腐蚀剂中局部地腐蚀掉以形成开口47a。湿腐蚀剂环绕聚酰亚胺层47的内表面，局部地腐蚀掉钝化层46以形成图11B所示的矩形开口46a。
如前所述，现已知三种焊盘排列和三种焊盘结构。三种焊盘排列为单行、交错和两者的折衷，两钟焊盘结构为暴露在窄开口的宽平坦焊盘，嵌在宽开口中的窄焊盘，宽台阶焊盘暴露在窄开口。
虽然对于半导体超大规模的集成电路器件折衷方案最合适，但焊盘结构属于第一种结构，即暴露在窄开口的宽平坦焊盘，焊盘间距很难减少到40微米。具体地，由于开口小于40微米宽，探针不能总与铝板31a接触。由于这个原因，折衷方案很难用于下一代的半导体超大规模的集成电路器件。在折衷方案和其余两钟焊盘结构之间的其它组合并不公知。
因此本发明的一个重要目的是提供一种半导体器件，其焊盘以小于40微米的间距排列且不会与探针失准。
根据本发明的一个方案，提供一种半导体器件，包括具有绝缘层的衬底结构；多个第一焊盘，形成在绝缘层上并电连接到集成电路；多个第二焊盘，长于多个第一焊盘，电连接到集成电路并沿第一虚线与绝缘层上的多个第一焊盘交替；覆盖绝缘层，多个第一焊盘和多个第二焊盘的保护层，并形成有分别与多个第一焊盘有关的多个第一开口，并由各第一宽部分收缩到各第一窄部分，和分别与多个第二焊盘有关的多个第二开口，并由各第二宽部分收缩到各第二窄部分；在垂直于第一虚线的多个第二焊盘的纵向方向内，第二宽部分与第一宽部分偏置。
通过下面结合附图的说明，半导体器件的特征和优点将变得更容易理解，其中：
图1为现有技术半导体器件中引入的焊盘的排列平面图；
图2为沿图1的线A-A截取的剖面图并示出了现有技术半导体器件的结构；
图3为另一现有技术半导体器件中引入的焊盘的交错排列平面图；
图4为图1和3显示的现有技术焊盘之间的折衷平面图；
图5为公开在待审申请No.2-166744的日本专利公开中的另一现有技术半导体器件中引入的焊盘的平面图；
图6为沿图5的线B-B截取的剖面图并示出了现有技术半导体器件的结构；
图7为公开在待审申请No.6-252201的日本专利公开中的又一现有技术半导体器件中引入的焊盘的平面图；
图8为沿图7的线C-C截取的剖面图并示出了现有技术半导体器件的结构；
图9为在进行化学机械抛光的层间绝缘层上形成的现有技术的焊盘的平面图；
图10为沿图9的线D-D截取的剖面图并示出了现有技术半导体器件的结构；
图11A和11B为示出形成现有技术焊盘的现有技术工艺的剖面图；
图12为根据本发明半导体器件中引入的焊盘排列的平面图；
图13为沿图12的线E-E截取的剖面图并示出了现有技术半导体器件的结构；
图14为沿图12的线F-F截取的剖面图并示出了现有技术半导体器件的结构；
图15为沿图12的线G-G截取的剖面图并示出了现有技术半导体器件的结构；
图16为根据本发明半导体器件中引入的焊盘排列的平面图；
图17为沿图16的线H-H截取的剖面图并示出了现有技术半导体器件的结构；
图18为沿图16的线I-I截取的剖面图并示出了现有技术半导体器件的结构；
图19为沿图16的线J-J截取的剖面图并示出了现有技术半导体器件的结构；
图20A到20C为图16到19示出的半导体器件的制造工艺的剖面图；以及
图21为根据本发明另一半导体器件中引入的焊盘排列的平面图。
第一实施例
参考图12到15，实施本发明的半导体器件包括沿半导体芯片51的周边排列的焊盘阵列50，长焊盘50a和短焊盘50b形成阵列50。半导体芯片51包括半导体衬底51a，半导体衬底51a的主表面选择性地由绝缘层51b覆盖。集成电路IC的电路元件制备在半导体衬底51b的主表面上。钝化层51c叠置在绝缘层51b上，开口51d/51e/51f形成在钝化层51c中。钝化层51c例如由氮化硅形成。聚酰亚胺层51g进一步叠置在钝化层51c上，开口51h也形成在聚酰亚胺层51g中。开口51h与开口51d/51e/51f对齐，长/短焊盘50a/50b暴露在开口51d-51f/51h，这将在下面详细地介绍。聚酰亚胺层51g具有限定开口51h的内表面，内表面为圆形以便引导探针52到达长/短焊盘50a/50b。开口51h的最内周边与相关的开口51d,51e或51f的周边对准，探针52在箭头AR10指示的方向内在长/短焊盘50a/50b上滑动。为了更好地理解开口51d到51f，将聚酰亚胺层51g从图12所示的半导体芯片50上除去。在该例中，绝缘层51b为1.5微米厚，并进行化学机械抛光。长/短焊盘50a/50b为0.6微米厚，钝化层51c和聚酰亚胺层51g分别为1微米和5微米厚。
长/短焊盘50a/50b由铝或铝合金形成，并通过导电条53连接到集成电路IC。长焊盘50a与短焊盘50b相交替。在该例中，短焊盘50b以60微米的间距d1排列，长焊盘50a也以60微米的间距d2排列。长焊盘50a制成矩形结构的形状，具有第一接触部分50c、第二接触部分50d和连接部分50e。短焊盘50b也制成矩形结构的形状，具有第三接触部分50f和第四接触部分50g。在下面的说明中，虽然下面仅结合长/短焊盘50a/50b介绍了开口51d-51f，但开口51h具有与开口51d-51f类似的结构，并与相关的开口51d到51f协同获得本发明的优点。
第一接触部分50c的宽度不变，并暴露在宽度也不变的开口51e。第一接触部分50c比开口51e宽，并且第一接触部分50c的周边收缩到开口51e的周边。第一接触部分50c提供了第一接触区，内引线54或键合线54与第一接触区保持接触。内引线/键合线54形成部分封装。第二接触部分50d的宽度也不变，并暴露在开口51f。开口51f的一部分宽另一部分窄。第二接触部分50d窄于开口51f的宽部分，并且宽于开口51f的窄部分。由于这个原因，第二接触部分50d的周边暴露在开口51f的宽部分，并收缩到开口51f窄部分的周边。开口51f在窄部分和宽部分之间收缩，第二接触部分提供了主要在窄部分中的第二接触区。探针52在箭头AR10的方向内滑动期间沿开口51f的收缩部分进行，准确地与第二接触区接触。接触部分50e在宽度上与第一和第二接触部分50c/50d相等，并在钝化层51c下延伸，这在图15中可以更好地看出。
第三接触部分50f在宽度上与第四接触部分50g相等，并与第四接触部分50g邻接且没有任何连接部分。开口51d一部分窄，另一部分宽，短焊盘50b宽于开口51d的窄部分，窄于开口51d的宽部分。由于这个原因，短焊盘50b的周边收缩到开口51d窄部分的周边，并暴露在开口51d的宽部分。第三接触部分50f提供了第三接触区，内引线/键合线54保持与第三接触区接触。第一接触区和第三接触区与垂直于箭头AR10所指方向的第一虚线VT1对准。开口51d在窄部分和宽部分之间收缩，收缩部分与第四接触部分50g有关。第四接触部分50g主要在开口51d的窄部分中，收缩部分指引探针52与第四接触部分50g的第四接触区接触。相对于与第一虚线VT1平行的第二虚线VT2，第二和第四接触区交错。
当制造商测试集成电路IC，测试器(未显示)轻微地将探针52按压第二/第四接触部分50d/50g，并容易地将探针52嵌入到开口51d/51f的宽部分内。换句话说，即使探针52很厚，厚探针52也可以通过开口51f/51d的宽部分与第二/第四接触部分50d/50g接触。
随后，测试器将探针52在箭头AR10所指的方向内移动，并对第二/第四接触部分50d/50g增加压力。收缩部分将探针52指引到第二/第四接触区。即使探针52越过第二/第四接触区，导电条/连接部分53上的钝化层/聚酰亚胺层51c/51g也会阻止探针，探针52可靠地分别到达第二/第四接触区。如前所述，聚酰亚胺层51g和钝化层51c分别为5微米厚和1微米厚。探针52有10微米厚数量级的接触部分。由于这个原因，聚酰亚胺层51g/钝化层51c作为探针52的引导。由此，所有的探针52都准确地与第二/第四接触区接触，测试图形可靠地通过探针52提供到集成电路IC。通过测试图形，测试器通过探针52检测在集成电路IC中是否存在有缺陷的部件，诊断很可靠。
如前所述，间距d1和d2为60微米。阵列50相当于间距为30微米的单行焊盘。由此，焊盘阵列50获得30微米的细距d3，这是下一代的半导体超大规模集成电路器件能得到的。即使焊盘阵列50以细距d3排列，但开口51d/51f允许测试器比以上详细介绍的现有技术的半导体器件更容易地与长/短焊盘50a/50b接触。
现在假设长短焊盘50a和短焊盘50b之间的距离d4、焊盘50a/50b的周边与开口51d/51e/51f的窄部分周边之间的距离d5和焊盘50a/50b的周边与宽部分周边之间的距离d6分别为3微米、3微米和2微米，那么开口51d/51f的宽部分的宽度d7给出如下：
d7=d3-d4+2×d6=31微米
如果显示在图4中的现有技术的焊盘排列以焊盘50a/50b的相同间距排列，即30微米，那么在相应的条件下，即焊盘31a之间的距离和焊盘31a的周边和开口33a的周边之间的距离分别为3微米和3微米的条件下，开口33a仅为21微米，由此，相对于开口33a宽部分的宽度增加48％，并且允许测试器将探针52可靠地与焊盘50a/50b接触。
当半导体芯片51密封在封装中时，键合线/内引线54键合到第一/第三接触区。即使使用自动载带键合技术用于封装，内引线54长度上相等，并能通过腐蚀技术准确地构图。
在该例中，钝化层51c和聚酰亚胺层51作为一个整体构成保护层，半导体衬底51a和绝缘层51b组合形成衬底结构。
从上面的说明可以理解，长/短焊盘50a/50b使局部变宽的开口51d/51f交错，制造商可以使局部变宽的开口51d/51f尽可能的没有任何干扰地靠近排列。由此，长/短焊盘50a/50b和局部变宽的开口51d/51f的组合可允许制造商以小于40微米的细距排列焊盘50a/50b。第二实施例
图16到19示出了引入实施本发明的另一半导体集成电路器件中的焊盘阵列60。除了下铝层61，半导体集成电路器件类似于第一实施例，由于这个原因，对应于第一实施例的层和开口的其它层和开口由相同的参考数字表示，不再进行详细的说明。
下铝层61形成在绝缘层51b上，并由绝缘层62局部地覆盖。对绝缘层62进行化学机械抛光形成平坦的上表面。接触孔62a形成在绝缘层62内，钨层63一致地形成在接触孔62a中。钨层63限定出槽63a，焊盘50a/50b一致地分布在钨层63上。由于这个原因，槽63a从钨层63转移到长/短焊盘50a/50b，槽50h形成在长/短焊盘50a/50b内。槽50h形成在第二/第四接触区，使探针52停止在第二/第四接触区。此外，即使测试器用力将探针52按压第二/第四接触区，探针52也不会滑动，可靠地停留在第二/第四接触区。
长焊盘50a和短焊盘50b分别以间距d11和间距d12排列，在该例中间距d11和间距d12为60微米。因此，焊盘的阵列50具有30微米的细距。
下面参考图20A到20C介绍制备半导体集成电路器件的工艺。工艺起始于制备半导体衬底51a。绝缘层51b选择性地生长在半导体衬底51a的主表面上，在主表面的有源区上制备不同的电路元件(未显示)。通过溅射技术在所得的半导体结构的整个表面上淀积0.5微米厚的铝，形成铝层。通过光刻技术在铝层上形成光刻胶腐蚀掩模(未显示)，选择性地腐蚀铝层以和其它铝信号线(未示出)一起形成下铝层61。所得的半导体结构显示在图20A中。
随后，在所得的半导体结构的整个表面上淀积0.5微米厚的绝缘材料，并形成绝缘层62。通过光刻技术形成在绝缘层62上形成光刻胶掩模。选择性地腐蚀掉绝缘层62以形成用于铝信号线的接触孔62a和其它接触孔(未示出)。其它接触孔测量出为0.5微米×0.5微米。另一方面接触孔62a测量出为30微米×40微米。
在所得的半导体结构的整个表面上淀积0.5微米厚的钨，钨层一致地在绝缘层62和下铝层61暴露的表面上延伸。接触孔62a很宽以至于钨层不能填充接触孔62a。由于这个原因，钨层在接触孔62a中降低0.5微米到1.0微米，在钨层中形成槽63a。当接触孔62a很宽或宽于1.0微米×1.0微米的面积时，在接触孔62a中降低0.5微米的钨层。
化学机械抛光钨层直到在绝缘层62中产生平坦的表面，钨层63留在接触孔62a中，如图20B所示。由此，即使绝缘层通过溅射技术在所得的半导体结构的整个表面上淀积铝，形成0.5微米厚的铝层。槽63a转移到铝层上。在铝层上形成光刻胶腐蚀掩模(未显示)，选择性地腐蚀掉铝层以形成长/短焊盘50a/50b。长/短焊盘50a/50b通过钨层63连接到下铝层61。
在所得的半导体结构的整个表面上淀积0.3微米厚如氮化硅的绝缘材料，形成钝化层51c。在钝化层上进一步淀积5微米厚的聚酰亚胺，形成聚酰亚胺层51g。在聚酰亚胺层51g上形成光刻胶腐蚀掩模(未显示)，局部地腐蚀掉聚酰亚胺层51g和钝化层51c形成开口51h和51d/51e/51f。对聚酰亚胺层51g进行如湿腐蚀的各向异性腐蚀，由圆形表面限定出开口51h。圆形表面对于对于探测是需要的，是由于探针52不会在极窄的面积上集中力。此外，圆形表面可将探针指引到长/短焊盘50a/50b。
第二实施例可以获得第一实施例的所有优点。此外槽50h可使探针52停止在第二/第四接触区，带槽50h的长/短焊盘50a/50b可提高通过探针52可靠地与长/短焊盘50a/50b接触进行诊断的可靠性。虽然现有技术可以在长/短焊盘50a/50b中形成槽，但以上介绍的工艺优于现有技术的工艺，是由于现有技术的工艺不能精确地控制槽的深度和尺寸。第三实施例
图21示出了实施本发明的又一半导体集成电路器件中引入的焊盘阵列70，长/短焊盘70a/70b形成阵列70。除了长/短焊盘70a/70b的结构，实行第三实施例的半导体集成电路器件与第一实施例类似。焊盘阵列70由保护层71覆盖，长/短焊盘70a/70b暴露在形成在保护层71中的开口71/a/71b/71c。
与焊盘50a类似，长焊盘70a具有第一接触部分70c、第二接触部分70d和连接部分70e。虽然第一接触部分70c在宽度上等于第二接触部分70d但连接部分70e窄于第一和第二接触部分70d/70e，并允许相邻的短焊盘70b在它的两侧增加宽度。由于这个原因，制造商减少了阵列70而不是第一实施例的的焊盘间距。另一方面，制造商增加了开口71b/71c的宽度，在测试操作中探针52容易地与第二/第四接触区接触。
从以上的说明可以理解，开口由宽部分收缩到窄部分，每个开口的窄部分与相邻的开口的宽部分相对。因此，长/短焊盘以小于40微米的细距排列。此外，收缩部分将探针指引到长/短焊盘的目标接触区，在测试操作中测试器可靠地与目标接触区接触。这样增加了诊断的可靠性。
虽然已显示和介绍了本发明的特定实施例，但对本邻域的技术人员来说显然进行的不同修改和变形不脱离本发明的精神和范围。
钝化层/聚酰亚胺层51c/51g可以从连接部分50e上除去以将开口51e/51f相互合并。
只要钝化层/聚酰亚胺层51c/51g可以将探针指示到接触区，钝化层/聚酰亚胺层51c/51g可以厚于实施例中的尺寸。

Claims (16)

1．一种半导体器件包括：
衬底结构(51a/51b)，具有绝缘层(51b)；
多个第一焊盘(50b；70b)，形成在所述绝缘层(51b)上并电连接到集成电路(IC)；
多个第二焊盘(50a；70a)，电连接到所述集成电路(IC)并沿第一虚线(VT1)与所述绝缘层(51b)上的所述多个第一焊盘交替；
覆盖绝缘层，所述多个第一焊盘和所述多个第二焊盘的保护层(51c/51g)，
其特征在于
所述多个第二焊盘(50a；70a)长于所述第一焊盘(50b；70b)，
并且在于
所述保护层(51c/51g)由下面形成：
多个第一开口(51d；71c)，分别与所述多个第一焊盘(50b；70b)有关，由各第一宽部分收缩到各第一窄部分以及；
多个第二开口(51e/51f；71a/71b)，分别与所述多个第二焊盘(50a；70a)有关，并由各第二宽部分收缩到各第二窄部分；
在垂直于所述第一虚线(VT1)的所述多个第二焊盘的纵向方向内，所述第二宽部分与所述第一宽部分偏置。
2．根据权利要求1的半导体器件，其中所述多个第一焊盘(50b)各自具有连接到封装的第一导电膜(54)的第一接触区；和与测试器的第一探针(52)保持接触的第二接触区，在所述多个第一开口(51d)内所述集成电路(IC)的诊断期间测试器第一探针可在与所述纵向平行的第一方向内在第二接触区上滑动；所述多个第二焊盘(50a)各自具有连接到所述封装的第二导电膜(54)的第三接触区(50c)，各和与所述测试器的第二探针(52)接触的第四接触区(50d)，在所述多个第二开口(51f)内所述诊断期间测试器第二探针可在所述第一方向内在第四接触区上滑动。
3．根据权利要求2的半导体器件，其中所述第一接触区和所述第三接触区排列在所述第一虚线(VT1)上，所述第一虚线(VT1)在垂直于所述第一方向的第二方向延伸，所述第二接触区和所述第四接触区排列在所述第二虚线(VT2)的两侧，所述第二虚线(VT2)以交错方式在平行于所述第一虚线(VT1)的方向内延伸。
4．根据权利要求2的半导体器件，其中所述多个第二焊盘(50a)还各自具有所述第三接触区(50c)和所述第四接触区(50d)之间的各连接区(50e)，所述第一宽部分主要与相邻的第二焊盘(50a)的所述连接部分(50e)相对。
5．根据权利要求4的半导体器件，其中每个所述第二开口具有第一子开口(51e)，暴露相关的第二焊盘的所述第三接触区，和第二子开口(51f)，暴露相关的第二焊盘的所述第四接触区并由部分所述保护层与所述第一子开口(51e)隔开，相关的所述第二探针(52)中的一个在所述保护层(51c/51g)的所述部分停止滑动。
6．根据权利要求5的半导体器件，其中所述多个第一焊盘(50b)和所述第二焊盘(50a)沿所述第一方向宽度不变，每个第一焊盘(50b)的周边线局部地由所述保护层覆盖，所述保护层限定了与所述多个第一开口(51d)中的一个相关的所述第一窄部分并局部地暴露在所述多个第一开口(51d)中相关的一个的所述第一宽部分；每个第二焊盘(50a)的周边线局部地由所述保护层覆盖，所述保护层限定了所述第一子开口(51e)，并局部地暴露在所述多个第二开口中的相关的一个的所述第二子开口(51f)。
7．根据权利要求2的半导体器件，其中第一槽(50h)分别形成在所述多个第一焊盘(50b)中，以将所述第二接触区的主要部分分别置于所述第一槽内；第二槽(50h)分别形成在所述多个第二焊盘(50a)中，以将所述第四接触区的主要部分分别置于所述第二槽内。
8．根据权利要求7的半导体器件，其中所述第一接触区和所述第三接触区排列在所述第一虚线(VT1)上，所述第一虚线(VT1)在垂直于所述第一方向的第二方向内延伸，所述第二接触区和所述第四接触区排列在所述第二虚线(VT2)的两侧，所述第二虚线(VT2)以交错方式在平行于所述第一虚线(VT1)的方向内延伸。
9．根据权利要求7的半导体器件，其中所述多个第二焊盘(50a)各自还具有在所述第三接触区(50c)和所述第四接触区(50d)之间的各连接区(50e)，所述第一宽部分主要与相邻的第二焊盘(50a)的所述连接部分(50e)相对。
10．根据权利要求9的半导体器件，其中每个所述第二开口具有第一子开口(51e)，暴露相关的第二焊盘的所述第三接触区，和第二子开口(51f)，暴露相关的第二焊盘的所述第四接触区并由部分所述保护层与所述第一子开口(51e)隔开，所述第二探针(52)中相关的一个在所述保护层的所述部分停止滑动。
11．根据权利要求10的半导体器件，其中所述多个第一焊盘(50b)和所述第二焊盘(50a)沿所述第一方向宽度不变，每个第一焊盘(50b)的周边线局部地由所述保护层覆盖，所述保护层限定了所述多个第一开口(51d)中相关的一个的所述第一窄部分并局部地暴露在所述多个第一开口(51d)中相关的一个的所述第一宽部分；每个第二焊盘(50a)的周边线局部地由所述保护层覆盖，所述保护层限定了所述第一子开口(51e)，并局部地暴露在所述多个第二开口中的相关的一个的所述第二宽部分(51f)。
12．根据权利要求10的半导体器件，其中所述多个第一焊盘(50b)各自具有第一窄部分，局部地暴露在相关的第一开口(71c)的所述第一窄部分，和第一宽部分，分别邻接到所述第一窄部分并局部地暴露在所述相关第一开口(71c)的所述第一宽部分；所述多个第二焊盘(70a)各自具有第二宽部分(70c)，局部地暴露在相关的第二开口(71c)的所述第二窄部分(70a)，以及借助各连接部分(70e)分别连接到所述第二宽部分(70c)的第三宽部分(70d)，所述连接部分窄于所述第二和第三宽部分，并局部地暴露在所述相关第二开口的所述第二宽部分(71b)。
13．根据权利要求12的半导体器件，其中所述多个第一焊盘(70b)的所述第一宽部分与相邻的第二焊盘(70a)的所述连接部分(70e)相对。
14．根据权利要求13的半导体器件，其中每个所述第二开口具有第一子开口(71a)，暴露相关的第二焊盘(70a)的部分第二宽部分(70c)，和第二子开口(71b)，暴露部分第三宽部(70d)并由部分所述保护层与所述第一子开口隔开。
15．根据权利要求14的半导体器件，其中所述多个第一焊盘(70b)在各自第一窄部分上提供有第一接触区，用于封装的第一导电元件(54)，在第一窄部分和第一宽部分之间的边界两侧提供有第二接触区，用于测试器的第一探针(52)在平行于所述纵向的第一方向上滑动；以及所述多个第二焊盘各自带有在第二宽部分上的第三接触区，用于封装的第二导电元件(54)，在所述第三宽部分(70d)上的第四接触区，用于所述测试器的第二探针(52)在所述第一方向上滑动。
16．根据权利要求15的半导体器件，其中所述第一接触区和所述第三接触区排列在所述第一虚线(VT1)上，所述第一虚线(VT1)在垂直于所述第一方向的第二方向内延伸，所述第二接触区和所述第四接触区排列在所述第二虚线(VT2)的两侧，所述第二虚线(VT2)以交错方式在平行于所述第一虚线(VT1)的方向内延伸。
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