KR19990023945A - 프로빙을 방해하지 않고 미세한 피치로 교대로 배치되는롱패드와 숏패드를 구비한 반도체 장치 - Google Patents

프로빙을 방해하지 않고 미세한 피치로 교대로 배치되는롱패드와 숏패드를 구비한 반도체 장치 Download PDF

Info

Publication number
KR19990023945A
KR19990023945A KR1019980034928A KR19980034928A KR19990023945A KR 19990023945 A KR19990023945 A KR 19990023945A KR 1019980034928 A KR1019980034928 A KR 1019980034928A KR 19980034928 A KR19980034928 A KR 19980034928A KR 19990023945 A KR19990023945 A KR 19990023945A
Authority
KR
South Korea
Prior art keywords
pads
opening
contact region
pad
openings
Prior art date
Application number
KR1019980034928A
Other languages
English (en)
Other versions
KR100304679B1 (ko
Inventor
가즈오 다까모리
Original Assignee
가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛뽕덴끼 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR19990023945A publication Critical patent/KR19990023945A/ko
Application granted granted Critical
Publication of KR100304679B1 publication Critical patent/KR100304679B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06153—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry with a staggered arrangement, e.g. depopulated array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Wire Bonding (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

반도체 칩 (51)에 제조된 집적회로 (IC)는 패드의 어레이 (50)를 통해 패키지의 리드 (54)에 전기적으로 연결된다; 패드 어레이는 부분적으로 한정된 제 1 개구부 (51e/51f)에 노출된 롱패드 (50a)와 부분적으로 한정된 제 2 개구부 (51d)에 노출되고 롱패드와 교대로 배치되는 숏패드 (50b)를 포함하고, 부분적으로 한정된 제 1 개구부의 넓은 부분은 부분적으로 한정된 인접한 제 2 개구부의 넓은 부분으로부터 오프셋되어 제조자는 롱패드와 숏패드를 40 미크론 미만의 미세한 피치로 배치한다.

Description

프로빙을 방해하지 않고 미세한 피치로 교대로 배치되는 롱패드와 숏패드를 구비한 반도체 장치
반도체 장치의 특징과 이점은 첨부도면과 관련한 다음 설명에서 더 명확하게 이해될 것이다.
본 발명은 반도체 장치, 특히 진단중에 프로빙 가능한 미세한 피치로 배치된 패드를 구비한 반도체 장치에 관한 것이다.
우선, 종래기술의 세 종류의 패드배치가 아래에 기술된다. 도면의 도 1 및 도 2 를 참조하면, 패드 (1)는 절연층 (2) 위에 형성되고, 절연층 (2)은 반도체 기판 (3) 위에 형성된다. 패드 (1)는 패시베이션 막 (5)에 형성된 직사각형 개구부 (4)에 노출되고, 패시베이션 막 (5)은 폴리이미드 커버막 (6)으로 덮여 있다. 개구부도 폴리이미드 커버막 (6)에서 형성되고, 패시베이션 막 (5)의 직사각형 개구부 (4)와 함께 정렬된다. 이 때문에, 패드 (1)는 폴리이미드 커버막 (6) 위에서 보인다. 도 2 의 적층구조를 반도체 칩이라 한다.
알루미늄판 (1a)은 패드 (1)의 필수적인 부분을 형성하고, 패드 (1)는 도전띠 (7)를 통해 반도체 기판 (3) 위에 제조된 집적회로에 연결된다. 패드 (1)는 반도체 칩의 주변부에 형성되고, 반도체 칩의 각 가장자리 선을 따라 일렬을 형성한다. 패드 (1)는 서로 일정한 간격을 두고 있고, 패드 (1)의 피치 (D1)는 예컨대, 100 미크론이다.
집적회로는 다기능으로 개량되어 왔다. 상급의 반도체 집적회로 장치는 주변부에 1000개 이상의 패드를 갖고 있다. 반도체 집적회로 장치가 10 ㎜×10 ㎜ 크기의 반도체 칩에 제조된다면, 제조자는 각 가장자리 선을 따라 일렬로 250개의 패드를 만들어야 한다. 10 ㎜의 가장자리를 따라 250개의 패드 (1)를 만들면 피치 (D1)는 40 미크론이 된다. 따라서, 패드 (1)의 증가는 피치 (D1)의 감소를 가져온다. 그러나, 피치 (D1)에는 한계가 있다. 피치 (D1)가 80 미크론으로 감소되면, 제조자는 생산 완료후에 실행되는 테스트가 어렵다고 생각한다. 테스팅 시스템은 프로브 카드를 패드 (1)에 가압하여, 집적회로가 결함이 있는지를 알아보기 위하여 테스트 패턴을 공급한다. 프로브 카드는 다수의 프로브를 갖고 있고, 프로브는 두께가 대략 70 미크론이다. 프로브가 얇게 되면, 구부러지거나 부러지기 쉽다. 이 때문에, 최소 피치는 대략 80 미크론 정도이다.
패드를 증가시키기 위해, 도 3 에 도시된 것처럼 패드 (11)를 지그재그 모양으로 배치하도록 제안된다. 알루미늄판 (11a)은 패드 (11)를 형성하고, 도전띠 (12)는 알루미늄판 (11a)에 각각 연결된다. 프로브는 화살표 (AR1)가 가리키는 방향으로 움직여진다. 알루미늄판 (11a)은 보호막 (14)에 형성된 직사각형 개구부 (13)에 각각 노출된다. 지그재그 모양의 패드 (11a)는 2열 (15a/15b)을 이루고, 각 열 (15a/15b)의 패드 (11a)는 피치 D2로 배치된다. 피치 (D2)가 120 미크론이더라도, 120 미크론 피치의 2열의 패드는 60 미크론 피치의 1열의 패드와 동일하다. 이 때문에, 테스터는 프로브 카드로 반도체 집적회로 장치를 체크할 수 있다.
따라서, 지그재그 모양의 패드 (11)는 피치 (D2)를 증가시키고, 제조자는 프로브 카드로 반도체 집적회로 장치를 체크한다. 그러나, 피치 (D2)가 80 - 60 미크론으로 감소되면, 제조자는 와이어 본딩 (wire bonding)에 어려움을 겪는다. 패드 (11)는 일부는 테스팅을 위해 사용되고 일부는 본딩 와이어를 통해 패키지의 리드에 연결된다. 본딩 와이어는 알루미늄판 (11a)에 압착되고, 집적회로를 패키지의 리드에 연결한다. 패드 (11)가 피치 (D2)를 감소시킬 때, 본딩 와이어는 단락되고, 절손되고, 패드 (11)에서 벗겨지기 쉽다. 이 때문에, 반도체 집적회로 장치가 80 - 60 미크론 피치의 패드 (11)를 필요로 할 때, 집적회로는 테이프 자동본딩기술을 이용하여 내부 리드에 연결된다.
내부 리드는 에칭을 이용하여 절연 테이프를 덮는 얇은 도전대로부터 형성된다. 패드가 일렬로 배치되면, 내부 리드는 단순히 반복되고, 에칭조건은 쉽게 최적화된다. 그러나, 패드 (11)가 지그재그로 배치될 때, 내부 리드는 복잡한 패턴을 형성하고, 에칭 조건은 좀처럼 최적화되지 않는다. 이 때문에, 반도체 집적회로 장치가 60 미크론 이하의 패드 피치를 필요로 할 때, 지그재그 모양의 패드 (11)는 패키지와 조립을 위해 사용되고, 일렬의 패드 (1)는 프로브 카드를 위해 준비된다. 따라서, 패드는 일렬 또는 지그재그 형태로 배치된다.
도 4 는 종래기술의 다른 패드배치를 예시한다. 이 종래기술의 패드배치는 도 1 과 도 3 에 도시된 종래기술의 배치의 절충안이다. 패드 (31)는 프로브 카드의 동작방향 (AR2)에 수직방향으로 피치 D3로 배치된다. 알루미늄판 (31)은 도전띠 (32)에 각각 연결되고, 보호막 (33)에 형성된 직사각형 개구부 (33a)에 노출된다. 이 경우에, 직사각형 개구부 (33a)는 알루미늄판 (31a)보다 더 좁다. 알루미늄판 (31a)은 AR2 방향으로 연장된다. 프로브를 영역 (31b)과 접촉시키고, 내부 리드는 영역 (31c)에 본딩된다. 영역 (31b)은 지그재그 형태이고, 영역 (31c)은 화살표 (AR2)에 수직인 방향으로 일렬을 이룬다. 이 종래기술의 패드 배치가 보편적이지 않더라도, 이 종래기술의 배치는 제조자가 프로브를 지그재그 모양으로 배치하고 내부 리드를 간단하게 배치할 수 있게 한다. 이 절충된 패드 배치는 제조자가 패드 피치를 80 미크론 미만으로 줄일 수 있게 한다. 그러나, 패드 피치를 40 미크론 이하로 하기는 어렵다. 이것은 직사각형 개구부 (33a)가 알루미늄판 (31a)의 주변부 안쪽에 있기 때문이다. 패드 피치가 알루미늄판 (31a)의 폭과 함께 감소될 때, 직사각형 개구부 (33a)의 폭은 40 미크론 미만으로 되고, 프로브를 항상 알루미늄판 (31a)과 접촉시키는 것은 아니다.
다음으로, 종래기술의 패드구조에 대해 기술된다. 종래기술의 제 1 패드구조는 일본특허공개 No. 2-166744의 공보에 공개되어 있고, 도 4 및 도 5 는 종래기술의 제 1 패드구조를 예시한다. 반도체 기판 (21)은 절연층 (22)으로 덮히고, 알루미늄판 (23)과 도전띠 (24)는 절연층 (22) 위에 형성된다. 절연층 (22)은 패시베이션 막 (25)으로 덮히고, 직사각형 개구부 (25a)는 패시베이션 막 (25)에 형성된다. 직사각형 개구부 (25a)는 알루미늄판 (23)보다 더 넓고, 알루미늄판 (23)과 도전띠 (24)의 일부는 직사각형 개구부 (25a)에 노출된다. 패시베이션 막 (25)은 폴리이미드막 (26)으로 덮히고, 개구부 (26a)는 개구부 (25a)와 접합되는 방식으로 폴리이미드막 (26)에 형성된다. 넓은 개구부 (25a)는 프로브와 패시베이션 막 (25) 간의 충돌로 생긴 패시베이션 막 (25)의 크랙발생을 방지한다. 따라서, 알루미늄판 (23)보다 더 넓은 직사각형 개구부 (25a)는 프로브에 대한 패시베이션 막 (25)의 보호를 목적으로 하고, 프로브와 알루미늄판 (23) 사이의 정렬은 결코 고려되지 않는다.
다른 패드구조는 일본특허공개 No. 6-252201의 공보에 공개되어 있고, 도 7 및 도 8 은 종래기술의 패드를 도시한다. 반도체 기판 (41)은 절연층 (42)으로 덮히고, 하층 알루미늄띠 (43)는 절연층 (42) 위에 패터닝된다. 하층 알루미늄띠 (43)는 절연층 (44)에 형성된 콘택트 홀 (44a)에 노출되고, 상층 알루미늄판 (45)은 절연층 (44) 위에 패터닝된다. 상층 알루미늄판 (45)은 콘택트 홀 (44a)을 통과하고, 하층 알루미늄띠 (43)와 접촉한 상태로 유지된다. 하층 알루미늄띠는 상층 알루미늄판 (45)보다 더 좁고, 상층 알루미늄판 (45)의 일부를 밀어 올린다. 그 결과, 상층 알루미늄판 (45)은 구부러지고, 상층 알루미늄판 (45)에서 단 (段)이 형성된다. 이 단의 경사면 (45a)은 상층 알루미늄판 (45)과 본딩 와이어 또는 범프 (bump)간의 콘택트 영역을 증가시킨다. 상층 알루미늄판 (45)은 패시베이션 막 (46)의 직사각형 개구부 (46a)에 노출되고, 직사각형 개구부 (46a)는 폴리이미드막 (47)의 개구부 (47a)와 정합된다. 따라서, 이 종래기술의 구조는 본딩 와이어/범프 및 상층 알루미늄판 (45) 사이의 접촉 영역의 증가를 목적으로 한다. 폴리이미드막 (47)의 내부 표면은 둥글게 되고, 프로브는 상층 알루미늄판 (45)과 접촉되도록 둥글게 된 내부 표면에 의해 인도될 것이다.
이 단의 이점은 극초대규모 집적회로에서 상실되는데, 이는 레벨간 절연층이 도전 물질의 증착전에 화학 기계 폴리싱되기 때문이다. 바꾸어 말하면, 평탄 절연층 (44)은 알루미늄판 (45)에서 단 (45a)을 형성하지 않고, 콘택트 영역은 증가되지 않는다. 도 9 및 도 10 은 반도체 극초대규모 집적회로 장치를 예시한다. 레벨간 절연층 (44b)은 알루미늄 증착전에 화학 기계 폴리싱되고, 하층 알루미늄띠 (43)는 도전 플러그 (48)를 통해 상층 알루미늄판 (45)에 연결된다. 도전 플러그 (48)의 크기는 0.5 미크론 × 0.5 미크론이다. 상층 알루미늄판 (45)은 화학 기계 폴리싱을 통해 생성된 레벨간 절연층 (44b)의 평탄 표면에서 패터닝되고, 임의의 단이 상층 알루미늄판 (45)에서 형성된다.
마지막으로, 도 11a 및 도 11b 를 참조하면서 패드 (45)를 형성하는 종래기술의 공정에 대해 기술한다. 먼저, 레벨간 절연층 (42)이 반도체 기판 (41) 위에 증착된다. 알루미늄은 스퍼터링을 이용하여 레벨간 절연층 (42) 위에 0.5 미크론 두께로 증착되고, 포토 레지스트 에칭 마스크 (도시되지 않음)는 포토 리소그래픽 기술을 통해 알루미늄층 위에 형성된다. 포토 레지스트 에칭 마스크를 이용하여, 알루미늄층은 선택적으로 에칭되고, 하층 알루미늄띠 (43)으로 형성된다.
다음으로, 절연물질은 결과적인 구조의 전 표면 위에 0.8 미크론 두께로 증착되고, 레벨간 절연층 (44)은 레벨간 절연층 (42)과 하층 알루미늄띠 (43) 위로 연장한다. 이 때문에, 레벨간 절연층 (44)은 일부가 하층 알루미늄띠 (43)에 의해 올려진다. 포토 레지스트 에칭 마스크 (도시되지 않음)는 레벨간 절연층 (44) 위에 형성되고, 레벨간 절연층 (44)은 콘택트 홀 (44a)을 형성하도록 일부가 에칭된다.
알루미늄은 스퍼터링을 사용하므로써 결과적인 구조의 전 표면 위에 증착된다. 알루미늄은 콘택트 홀 (44a)을 채우고, 0.7 미크론 두께의 알루미늄층이 된다. 알루미늄층은 확장하고, 경사면 (45a)은 단을 형성한다. 포토 레지스트 에칭 마스크 (도시되지 않음)는 알루미늄층 위에 형성되고, 알루미늄층은 에칭을 이용하므로써 상층 알루미늄판 (45)으로 패터닝된다. 결과적인 구조는 도 11a 에 도시된다.
질화 실리콘은 결과적인 구조의 전 표면 위에 0.3 미크론 두께로 증착되고, 5 미크론 두께의 폴리이미드막은 질화 실리콘층 위에 적층된다. 질화 실리콘층은 패시베이션 막 (46)으로 기능하고, 패시베이션 막 (46)은 폴리이미드막 (47)에 의해 씌워진다. 포토 레지스트 에칭 마스크 (도시되지 않음)는 폴리이미드막 (47) 위에 형성되고, 폴리이미드막 (47)은 개구부 (47a)를 형성하도록 습식 에칭제로 부분적으로 에칭된다. 습식 에칭제는 폴리이미드막 (47)의 내부표면을 둥글게 하고, 패시베이션 막 (46)은 도 11b 에 도시된대로 직사각형 개구부 (46a)를 형성하도록 부분적으로 에칭된다.
상술된대로, 세 종류의 패드배치와 세 종류의 패드구조가 알려져 있다. 세 종류의 패드 배치는 일렬, 지그재그 형태, 그리고 이들의 절충안이고, 세 종류의 패드구조는 좁은 개구부에 노출된 넓은 평탄 패드, 넓은 개구부에 포함된 좁은 패드, 그리고 좁은 개구부에 노출된 넓은 스텝 패드 (wide stepped pad)이다.
절충안이 극초대규모 반도체 집적회로 장치에 가장 적절하더라도, 이 패드구조는 제 1 구조, 즉, 좁은 개구부에 노출된 넓은 평탄 패드에서 분류되고, 패드 피치는 좀처럼 40 미크론으로 줄어들지 않는다. 상세하게, 개구부는 폭이 40 미크론 미만이므로, 프로브는 항상 알루미늄판 (31a)과의 접촉으로 되지는 않는다. 이 때문에, 이 절충안은 차세대의 극초대규모 반도체 집적회로 장치에 거의 사용되지 않는다. 이 절충안과 나머지 두 종류의 패드구조간의 다른 조합은 알려져 있지 않다.
따라서 본 발명의 주요 목적은 프로브와 비정렬되지 않도록 패드가 40 미크론 미만의 피치에 배치된 반도체 장치를 제공하는 것이다.
본 발명의 일 관점에 따라, 절연층을 갖는 기판구조, 절연층 위에 형성되고 집적회로에 전기적으로 연결된 다수의 제 1 패드, 다수의 제 1 패드보다 더 길고 집적회로에 전기적으로 연결되고 제 1 가상선을 따라 절연층 위에 다수의 제 1 패드와 함께 교대로 배치되는 다수의 제 2 패드, 절연층과 다수의 제 1 패드 및 다수의 제 2 패드를 덮고, 다수의 제 1 패드와 각각 관련되고 각각의 제 1 넓은 부분으로부터 각각의 제 1 좁은 부분으로 한정된 다수의 제 1 개구부와, 다수의 제 2 패드와 각각 관련되고, 각기 제 2 넓은 부분으로부터 각기 제 2 좁은 부분으로 한정된 다수의 제 2 개구부로 형성된 보호막을 포함하는 반도체 장치가 제공되고, 그리고 제 2 넓은 부분은 제 1 가상선에 수직인 다수의 제 2 패드의 길이방향으로 제 1 넓은 부분으로부터 오프셋된다.
도 1 은 종래기술의 반도체 장치에서 병합된 패드의 배치를 도시하는 평면도이다;
도 2 는 도 1 의 A-A선을 따라 취한 종래기술의 반도체 장치의 구조를 도시하는 단면도이다;
도 3 은 다른 종래기술의 반도체 장치에서 병합된 패드의 지그재그 모양의 배치를 도시하는 평면도이다;
도 4 는 도 1 및 도 3 에 도시된 종래기술의 패드간의 절충안을 도시하는 평면도이다;
도 5 는 일본특허공개 No. 2-166744의 공보에 공개된 또 다른 종래기술의 반도체 장치에서 병합된 패드를 도시하는 평면도이다;
도 6 은 도 5 의 B-B선을 따라 취한 종래기술의 반도체 장치의 구조를 도시하는 단면도이다;
도 7 은 일본특허공개 No. 6-252201의 공보에 공개된 또 다른 종래기술의 반도체 장치에서 병합된 패드를 도시하는 평면도이다;
도 8 은 도 7 의 C-C선을 따라 취한 종래기술의 반도체 장치의 구조를 도시하는 단면도이다;
도 9 는 화학 기계 폴리싱을 받는 레벨간 절연층 위에 형성된 종래기술의 패드를 도시하는 평면도이다;
도 10 은 도 9 의 D-D선을 따라 취한 종래기술의 패드구조를 도시하는 단면도이다;
도 11a 및 도 11b 는 종래기술의 패드를 형성하는 종래기술의 공정을 도시하는 단면도이다;
도 12 는 본 발명에 따른 반도체 장치에서 병합된 패드의 배치를 도시하는 평면도이다;
도 13 은 도 12 의 E-E선을 따라 취한 반도체 장치의 구조를 도시하는 단면도이다;
도 14 는 도 12 의 F-F선을 따라 취한 반도체 장치의 구조를 도시하는 단면도이다;
도 15 는 도 12 의 G-G선을 따라 취한 반도체 장치의 구조를 도시하는 단면도이다;
도 16 은 본 발명에 따른 다른 반도체 장치에서 병합된 패드의 배치를 도시하는 평면도이다;
도 17 은 도 16 의 H-H선을 따라 취한 반도체 장치의 구조를 도시하는 단면도이다;
도 18 은 도 16 의 I-I선을 따라 취한 반도체 장치의 구조를 도시하는 단면도이다;
도 19 는 도 16 의 J-J선을 따라 취한 반도체 장치의 구조를 도시하는 단면도이다;
도 20a 내지 도 20c 는 도 16 내지 도 19 에 도시된 반도체 장치를 제조하는 공정을 도시하는 단면도이다;
도 21 은 본 발명에 따른 또 다른 반도체 장치에서 병합된 패드의 배치를 도시하는 평면도이다.
도면의 주요부분에 대한 부호의 설명
1, 11, 31 : 패드 1a, 11a, 23, 31a : 알루미늄판
2, 22, 42, 44, 51b, 62 : 절연층 3, 21, 41, 51a : 반도체 기판
4, 13, 25a, 26a, 33a, 46a, 51d, 51e, 51f, 51h, 71b, 71c : 개구부
5, 25, 46, 51c : 패시베이션 막 6, 26, 47, 51g : 폴리이미드 커버막
7, 12, 24, 32, 53 : 도전띠 (conductive strip)
14, 33, 71 : 보호막 44a, 62a : 콘택트 홀
50, 60, 70 : 어레이 50a, 70a : 롱패드
50b, 70b : 숏패드 50h, 63a : 오목부
51 : 반도체 칩 52 : 프로브
54 : 내부 리드/ 본딩 와이어 63 : 텅스텐층
D1, D2, D3, d1, d2, d3, d11, d12 : 피치
제 1 실시예
도면의 도 12 부터 도 15 까지 참조하면, 본 발명을 구현하는 반도체 장치는 반도체 칩 (51)의 주변부를 따라 배치된 패드의 어레이 (50)를 포함하고, 롱패드 (50a)와 숏패드 (50b)는 어레이 (50)를 형성한다. 반도체 칩 (51)은 반도체 기판 (51a)을 포함하고, 반도체 기판 (51a)의 주요 표면은 절연층 (51b)으로 선택적으로 덮힌다. 집적회로 (IC)의 회로부품은 반도체 기판 (51a)의 주요 표면 위에 제조된다. 패시베이션 막 (51c)은 절연층 (51b) 위에 적층되고, 개구부 (51d/51e/51f)는 패시베이션 막 (51c)에 형성된다. 패시베이션 막 (51c)은 예컨대, 질화 실리콘으로 형성된다. 폴리이미드막 (51g)은 패시베이션 막 (51c) 위에 더 적층되고, 개구부 (51h)도 폴리이미드막 (51g)에 형성된다. 개구부 (51h)는 개구부 (51d/51e/51f)와 정합되고, 롱/숏패드 (50a/50b)는 상세히 기술되듯이 개구부 (51d-51f/51h)에 노출된다. 폴리이미드막 (51g)은 개구부 (51h)를 정의하는 내부 표면을 갖고, 내부 표면은 프로브 (52)를 롱/숏패드 (50a/50b)로 인도하도록 둥글게 된다. 개구부 (51h)의 가장 안쪽의 주변부는 관련된 개구부 (51d, 51e 또는 51f)의 주변부와 함께 정렬되고, 프로브 (52)는 화살표 (AR10)로 표시된 방향으로 롱/숏패드 (50a/50b) 위에서 슬라이딩한다. 개구부 (51d 내지 51f)를 더 잘 이해하도록 하기 위해 폴리이미드막 (51g)은 도 12 에 도시된 반도체 칩 (50)에서 제거된다. 이 경우에, 절연층 (51b)은 두께가 1.5 미크론이고, 화학 기계 폴리싱을 받는다. 롱/숏패드 (50a/50b)는 두께가 0.6 미크론이고, 패시베이션 막 (51c)과 폴리이미드막 (51g)은 두께가 각각 1 미크론 및 5 미크론이다.
롱/숏패드 (50a/50b)는 알루미늄 또는 알루미늄 합금으로 형성되고, 도전띠 (53)를 통해 집적회로 (IC)로 연결된다. 롱패드 (50a)는 숏패드 (50b)와 교대로 배치된다. 이 경우에, 숏패드 (50b)는 피치 (d1) 60 미크론으로 배치되고, 롱패드 (50a)도 피치 (d2) 60 미크론으로 배치된다. 롱패드 (50a)는 직사각형 으로 모양이 형성되고, 제 1 콘택트부 (50c), 제 2 콘택트부 (50d), 연결부 (50e)를 갖는다. 숏패드 (50b)도 직사각형으로 모양이 형성되고, 제 3 콘택트부 (50f) 및 제 4 콘택트부 (50g)를 갖는다. 다음 기술에서, 개구부 (51d-51f)만이 롱/숏패드 (50a/50b)와 관련하여 기술된다 하더라도, 개구부 (51h)는 개구부 (51d 내지 51f)와 유사한 형상을 갖고, 본 발명의 이점을 얻도록 관련 개구부 (51d 내지 51f)와 협력한다.
제 1 콘택트부 (50c)는 폭이 일정하고, 역시 폭이 일정한 개구부 (51e)에 노출된다. 제 1 콘택트부 (50c)는 개구부 (51e)보다 더 넓고, 제 1 콘택트부 (50c)의 주변부는 개구부 (51e)의 주변부로부터 후퇴 (retract)된다. 제 1 콘택트부 (50c)는 제 1 콘택트 영역을 제공하고, 내부 리드 (54) 또는 본딩 와이어 (54)는 제 1 콘택트 영역과 접촉하여 유지된다. 내부 리드/본딩 와이어 (54)는 패키지의 일부를 형성한다. 제 2 콘택트부 (50d)도 폭이 일정하고, 개구부 (51f)에 노출된다. 개구부 (51f)는 일부는 넓고 일부는 좁다. 제 2 콘택트부 (50d)는 개구부 (51f)의 넓은 부분보다 더 좁고, 개구부 (51f)의 좁은 부분보다 더 넓다. 이 때문에, 제 2 콘택트부 (50d)의 주변부는 개구부 (51f)의 넓은 부분에 노출되고, 개구부 (51f)의 좁은 부분의 주변부로부터 후퇴된다. 개구부 (51f)는 좁은 부분과 넓은 부분 사이에서 한정되고, 제 2 콘택트부는 주로 좁은 부분에서 제 2 콘택트 영역을 제공한다. 프로브 (52)는 화살표 (AR10) 방향으로 슬라이딩 이동을 하는 동안에 개구부 (51f)의 한정된 부분을 따라 인도되고, 정확하게 제 2 콘택트 영역과 접촉하게 된다. 연결부 (50e)는 폭에 있어서 제 1 및 제 2 콘택트부 (50c/50d)와 동일하고, 도 15 에서 더 잘 알 수 있듯이, 패시베이션 막 (51c) 아래로 연장한다.
제 3 콘택트부 (50f)는 제 4 콘택트부 (50g)와 폭에 있어서 동일하고, 어떤 연결부분없이 제 4 콘택트부 (50g)에 연속된다. 개구부 (51d)는 일부는 좁고 일부는 넓고, 숏패드 (50b)는 개구부 (51d)의 좁은 부분보다 더 넓고 개구부 (51d)의 넓은 부분보다 더 좁다. 이 때문에, 숏패드 (50b)의 주변부는 개구부 (51d)의 좁은 부분의 주변부로부터 후퇴되고, 개구부 (51d)의 넓은 부분에 노출된다. 제 3 콘택트부 (50f)는 제 3 콘택트 영역을 제공하고, 내부 리드/본딩 와이어 (54)는 제 3 콘택트 영역과 접촉하여 유지된다. 제 1 콘택트 영역과 제 3 콘택트 영역은 화살표 (AR10)로 표시된 방향과 수직인 제 1 가상선 (VT1)과 함께 정렬된다. 개구부 (51d)는 좁은 부분과 넓은 부분 사이에서 한정되고, 한정된 부분은 제 4 콘택트부 (50g)와 연관된다. 제 4 콘택트부 (50g)는 주로 개구부 (51d)의 좁은 부분에 있고, 한정된 부분은 프로브 (52)를 제 4 콘택트부 (50g)의 제 4 콘택트 영역과의 접촉되도록 인도한다. 제 2 및 제 4 콘택트 영역은 제 1 가상선 (VT1)과 평행인 제 2 가상선 (VT2)에 대해 지그재그 형태로 된다.
제조자가 집적회로 (IC)를 테스트할 때, 테스터 (도시되지 않음)는 제 2/제 4 콘택트부 (50d/50g)에 대해 프로브 (52)를 가볍게 가압하고, 이 프로브 (52)를 개구부 (51d/51f)의 넓은 부분으로 쉽게 삽입한다. 바꾸어 말하면, 프로브 (52)가 두꺼워도, 이 두꺼운 프로브 (52)는 개구부 (51f/51d)의 넓은 부분을 통해 제 2/제 4 콘택트부 (50d/50g)와 접촉된다.
다음으로, 이 테스터는 화살표 (AR10)로 표시된 방향으로 프로브 (52)를 움직이고, 제 2/제 4 콘택트부 (50d/50g)에 대해 압력을 증가시킨다. 한정된 부분은 프로브 (52)를 제 2/제 4 콘택트 영역으로 인도한다. 프로브 (52)가 제 2/제 4 콘택트 영역을 넘더라도, 도전띠/연결부 (53/50e) 위의 패시베이션/폴리이미드막 (51c/51g)은 프로브를 정지시키고, 프로브 (52)는 각각 제 2/제 4 콘택트 영역에 틀림없이 도달한다. 상술된대로, 폴리이미드막 (51g)과 패시베이션 막 (51c)은 각각 두께가 5 미크론과 1 미크론이다. 프로브 (52)는 두께가 대략 수십 미크론인 콘택트부를 갖는다. 이 때문에, 폴리이미드/패시베이션 막 (51g/51c)은 프로브 (52)의 가이드로서 기능한다. 따라서, 모든 프로브 (52)는 정확하게 제 2/제 4 콘택트 영역과 접촉하여 유지되고, 테스트 패턴은 프로브 (52)를 통하여 집적회로 (IC)로 틀림없이 공급된다. 이 테스트 패턴으로, 테스터는 결합있는 부품이 집적회로 (IC)에 병합되어 있는지를 알아 보기 위해 프로브 (52)를 통해 집적회로 (IC)를 체크하므로 진단은 신뢰성을 가진다.
상술된대로, 피치 (d1 및 d2)는 60 미크론이다. 어레이 (50)는 피치가 30 미크론인 일렬의 패드와 동일하다. 따라서, 패드의 어레이 (50)는 30 미크론의 미세한 피치 (d3)를 얻고, 이것은 차세대의 극초대규모 반도체 집적회로 장치에 사용가능하다. 패드의 어레이 (50)가 미세한 피치 (d3)에 배치되더라도, 개구부 (51d/51f)는 아래에 상술된대로 테스터는 프로브 (52)를 종래기술의 반도체 장치보다 더 쉽게 롱/숏패드 (50a/50b)와 접촉하게 할 수 있다.
롱패드 (50a)와 숏패드 (50b) 사이의 거리 (d4), 패드 (50a/50b)의 주변부 와 개구부 (51d/51e/51f)의 좁은 부분의 주변부 사이의 거리 (d5), 패드 (50a/50b)의 주변부와 넓은 부분의 주변부 사이의 거리 (d6)를 각각 3 미크론, 3 미크론, 2 미크론이라 하면, 개구부 (51d/51f)의 넓은 부분의 폭 (d7)은 다음과 같이 주어진다.
d7 = d3 - d4 + 2 × d6 = 31 미크론
도 4 에 도시된 종래기술의 패드구조가 패드 (50a/50b)와 동일한 피치, 즉, 30 미크론에 배치되면, 개구부 (33a)는 동일 조건하에서 폭이 단지 21 미크론인데, 즉, 패드 (31a) 사이의 거리와 패드 (31a)의 주변부와 개구부 (33a)의 주변부 사이의 거리는 각각 3 미크론과 3 미크론이다. 따라서, 넓은 부분의 폭은 개구부 (33a)에 대해 48 퍼센트 증가되고, 테스터가 프로브 (52)를 틀림없이 패드 (50a/50b)와 접촉할 수 있게 한다.
반도체 칩 (51)이 패키지에 밀봉될 때, 본딩 와이어/내부 리드 (54)는 제 1/제3 콘택트 영역에 본딩된다. 테이프 자동 본딩기술이 이 패키지를 위해 사용되더라도, 내부 리드 (54)는 길이에 있어서 동일하고, 에칭 기술을 사용하여 정확하게 패터닝된다.
이 경우에, 패시베이션 막 (51c)과 폴리이미드막 (51g)은 대체로 보호막을 구성하고, 반도체 기판 (51a)과 절연층 (51b)은 결합하여 기판구조를 형성한다.
앞의 설명에서 알수 있듯이, 롱/숏패드 (50a/50b)는 부분적으로 넓혀진 개구부 (51d/51f)를 지그재그 형태로 되게 하고, 제조자는 부분적으로 넓혀진 개구부 (51d/51f)를 아무런 간섭없이 가능한 한 가깝게 배치할 수 있다. 따라서, 롱/숏패드 (50a/50b)와 부분적으로 넓혀진 개구부 (51d/51f)의 조합은 프로빙을 방해하지 않고 제조자가 패드 (50a/50b)를 40 미크론 미만의 미세한 피치로 배치할 수 있게 한다.
제 2 실시예
도 16 부터 도 19 는 본 발명을 구현하는 다른 반도체 집적회로 장치에 병합된 패드의 어레이 (60)를 예시한다. 반도체 집적회로 장치는 하층레벨 알루미늄층 (61)을 제외하고 제 1 실시예와 유사하고, 이 때문에, 다른 층과 개구부는 상세한 설명없이 제 1 실시예의 상응하는 층과 개구부를 나타내는 동일 부재로 표시된다.
하층레벨 알루미늄층 (61)은 절연층 (51b) 위에 형성되고, 일부는 절연층 (62)으로 덮힌다. 절연층 (62)은 화학 기계 폴리싱을 받고, 평탄 상층 표면을 갖는다. 콘택트 홀 (62a)은 절연층 (62)에 형성되고, 텅스텐층 (63)은 콘택트 홀 (62a) 안에 형성된다. 텅스텐층 (63)은 오목부 (63a)를 정의하고, 패드 (50a/50b)는 텅스텐층 (63) 위로 연장한다. 이 때문에, 이 오목부 (63a)는 텅스텐층 (63)으로부터 롱/숏패드 (50a/50b)로 전달되고, 오목부 (50h)는 롱/숏패드 (50a/50b) 안에 형성된다. 오목부 (50h)는 제 2/제 4 콘택트 영역에서 형성되고, 프로브 (52)를 제 2/제 4 콘택트 영역에서 정지시킨다. 더욱이, 테스터가 제 2/제 4 콘택트 영역에 대해 프로브 (52)를 강하게 밀더라도, 프로브 (52)는 슬라이딩하지 않고, 틀림없이 제 2/제 4 콘택트 영역에 머문다.
롱패드 (50a)와 숏패드 (50b)는 각각 피치 (d11)와 피치 (d12)에 배치되고, 피치 (d11)와 피치 (d12)는 이 경우에 60 미크론이다. 따라서, 패드의 어레이 (50)는 30 미크론의 미세한 피치를 갖는다.
이하, 도 20a 내지 도 20c 를 참조하면서, 반도체 집적회로 장치를 제조하는 공정에 대해 기술한다. 이 공정은 반도체 기판 (51a)의 준비와 함께 시작한다. 절연층 (51b)은 반도체 기판 (51a)의 주요 표면에서 선택적으로 성장되고, 다양한 회로부품 (도시되지 않음)이 주요 표면의 액티브 영역 위에 제조된다. 알루미늄은 스퍼터링 기술을 이용하여 결과의 반도체 구조의 전 표면 위에 0.5 미크론 두께로 증착되고, 알루미늄층을 형성한다. 포토 레지스트 에칭 마스크 (도시되지 않음)는 포토 리소그래픽 기술을 이용하여 알루미늄층 위에 형성되고, 알루미늄층은 하층레벨 알루미늄층 (61)을 다른 알루미늄 신호선 (도시되지 않음)과 함께 형성하도록 선택적으로 에칭된다. 결과적인 반도체 구조는 도 20a 에 도시된다.
다음으로, 절연물질이 결과적인 반도체 구조의 전 표면 위에 0.5 미크론 두께로 증착되고, 절연층 (62)을 형성한다. 포토 레지스트 에칭 마스크 (도시되지 않음)는 포토 리소그래픽 기술을 이용하여 절연층 (62) 위에 형성되고, 절연층 (62)은 알루미늄 신호선을 위한 다른 콘택트 홀 (도시되지 않음)과 함께 콘택트 홀 (62a)을 형성하도록 선택적으로 에칭된다. 다른 콘택트 홀은 크기가 0.5 미크론 × 0.5 미크론이다. 한편, 콘택트 홀 (62a)은 크기가 30 미크론 × 40 미크론이다.
텅스텐은 결과적인 반도체 구조의 전 표면 위에 0.5 미크론 두께로 증착되고, 텅스텐층은 절연층 (62)과 하층레벨 알루미늄층 (61)의 노출 표면 위로 확장한다. 콘택트 홀 (62a)은 넓어서 텅스텐층이 콘택트 홀 (62a)을 채우지 않는다. 이 때문에, 텅스텐층은 콘택트 홀 (62a) 안에서 0.5 미크론부터 1.0 미크론까지 강하되어, 오목부 (63a)가 텅스텐층에 형성된다. 콘택트 홀 (62a)이 1.0 미크론 × 1.0 미크론의 영역보다 넓거나 같을 때, 0.5 미크론 두께의 텅스텐층은 콘택트 홀 (62a)에서 강하된다.
텅스텐층은 평탄 상층 표면이 절연층 (62)에 생성될 때까지 화학 기계 폴리싱되고, 텅스텐층 (63)은 도 20b 에 도시된대로 콘택트 홀 (62a) 안에 남겨진다.
알루미늄은 스퍼터링 기술을 이용하여 결과적인 반도체 구조의 전 표면 위로 증착되고, 0.5 미크론 두께의 알루미늄층을 형성한다. 오목부 (63a)는 알루미늄층으로 전달된다. 포토 레지스트 에칭 마스크 (도시되지 않음)는 알루미늄층 위에 형성되고, 알루미늄층은 롱/숏패드 (50a/50b)를 형성하도록 선택적으로 에칭된다. 롱/숏패드 (50a/50b)는 텅스텐층 (63)을 통해 하층레벨 알루미늄층 (61)에 연결된다.
예컨대, 질화 실리콘과 같은 절연물질은 결과적인 반도체 구조의 전 표면 위에 0.3 미크론 두께로 증착되고, 패시베이션 막 (51c)을 형성한다. 폴리이미드는 패시베이션 막 위에 5 미크론 두께로 더 증착되고, 폴리이미드막 (51g)을 형성한다. 포토 레지스트 에칭 마스크 (도시되지 않음)는 폴리이미드막 (51g) 위에 형성되고, 폴리이미드막 (51g)과 패시베이션 막 (51c)은 개구부 (51h 및 51d/51e/51f)를 형성하도록 부분적으로 에칭된다. 습식 에칭과 같은 등방성 에칭은 폴리이미드막 (51g)을 위해 사용되고, 개구부 (51h)는 둥글게 된 표면에 의해 정의된다. 둥글게 된 표면은 프로빙을 위해 바람직한데, 이는 프로브 (52)가 대단히 좁은 영역 위에서 힘을 집중하지 않기 때문이다. 더욱이, 둥글게 된 표면은 프로브를 롱/숏패드 (50a/50b)로 인도한다.
제 2 실시예는 제 1 실시예의 모든 이점을 얻는다. 더욱이, 오목부 (50h)는 프로브 (52)를 제 2/제 4 콘택트 영역에서 정지시키고, 오목부 (50h)가 있는 롱/숏패드 (50a/50b)는 틀림없이 롱/숏패드 (50a/50b)와 접촉한 상태에서 유지되는 프로브 (52)를 통해 실행되는 진단의 신뢰성을 향상시킨다. 종래기술의 공정이 롱/숏패드 (50a/50b)에서 오목부를 형성할 수 있다 하더라도, 상술된 공정은 종래기술의 공정보다 더 나은데, 이는 종래기술의 공정이 오목부의 깊이와 크기를 정확하게 제어할 수 없기 때문이다.
제 3 실시예
도 21 은 본 발명을 구현하는 다른 반도체 집적회로 장치에서 병합된 패드의 어레이 (70)를 예시하고, 롱/숏패드 (70a/70b)는 어레이 (70)를 형성한다. 제 3 실시예를 수행하는 반도체 집적회로 장치는 롱/숏패드 (70a, 70b)의 형상을 제외하고 제 1 실시예와 유사하다. 패드의 어레이 (70)는 보호막 (71)으로 덮혀있고, 롱/숏패드 (70a/70b)는 보호막 (71) 안에 형성된 개구부 (71a/71b/71c)에 노출된다.
롱패드 (70a)는 패드 (50a)와 유사하게 제 1 콘택트부 (70c), 제 2 콘택트부 (70d), 그리고 연결부 (70e)를 갖는다. 제 1 콘택트부 (70c)는 폭에 있어서 제 2 콘택트부 (70d)와 동일함에도 불구하고, 연결부 (70e)는 제 1 및 제 2 콘택트부 (70d/70e)보다 더 좁아, 인접한 숏패드 (70b)의 양측의 폭을 증가시킬 수 있게 한다. 이 때문에, 제조자는 제 1 실시예의 것보다 어레이 (70)의 패드 피치를 감소시킨다. 그렇지 않으면, 제조자는 개구부 (71b/71c)의 폭을 증가시키고, 프로브 (52)는 테스팅 동작에서 제 2/제 4 콘택트 영역과 쉽게 접촉된다.
앞의 설명으로부터 이해될 수 있듯이, 개구부는 넓은 부분에서 좁은 부분으로 한정되고, 각 개구부의 좁은 부분은 인접 개구부의 넓은 부분과 대향된다. 그 결과, 롱/숏패드는 40 미크론 미만의 미세한 피치에 배치된다. 더욱이, 한정된 부분은 프로브를 롱/숏패드의 목표 콘택트 영역으로 인도하고, 테스터는 틀림없이 프로브를 테스팅 동작에서 목표 콘택트 영역과 접촉시킨다. 이로 인해 진단의 신뢰도가 향상된다.
본 발명의 특별한 실시예가 도시되고 설명되었다 하더라도, 본 발명의 사상과 범위를 벗어나지 않고 다양한 변경과 수정이 이루워질 수 있다는 것은 본 기술의 숙련자에게는 명확할 것이다.
패시베이션/폴리이미드 막 (51c/51g)은 개구부 (51e/51f)를 서로 병합하기 위해 연결부 (50e) 위의 부분에서 제거될 수도 있다.
패시베이션/폴리이미드막은 패시베이션/폴리이미드막이 프로브를 콘택트 영역으로 인도하는 한에 있어서는 본 실시예의 것보다 더 두꺼울 수도 있다.
프로빙을 방해하지 않고 패드가 40 미크론 미만의 피치에 배치된 반도체 장치를 제공하므로써, 이러한 극초대규모 반도체 집적회로의 프로빙의 어려움을 해소할 수 있다.

Claims (16)

  1. 절연층 (51b)을 구비한 기판구조 (51a/ 51b);
    상기 절연층 (51b) 위에 형성되고, 집적회로 (IC)에 전기적으로 연결되는 다수의 제 1 패드 (50b; 70b);
    상기 집적회로 (IC)에 전기적으로 연결되고, 상기 절연층 (51b) 위에 제 1 가상선 (VT1)을 따라 상기 다수의 제 1 패드 (50b; 70b)와 교대로 배치되는 다수의 제 2 패드 (50a/ 70a);
    상기 절연층, 상기 다수의 제 1 패드, 그리고 상기 다수의 제 2 패드를 덮는 보호막 (51c/ 51g)을 포함하고,
    상기 다수의 제 2 패드 (50a; 70a)는 상기 다수의 제 1 패드 (50b; 70b)보다 더 길고,
    상기 보호막 (51c/ 51g)은,
    상기 다수의 제 1 패드 (50b; 70b)와 각각 연관되고, 각각의 제 1 넓은 부분으로부터 각각의 제 1 좁은 부분으로 한정되는 다수의 제 1 개구부 (51d; 71c), 그리고
    상기 다수의 제 2 패드 (50a; 70a)와 각각 연관되고, 각각의 제 2 넓은 부분으로부터 각각의 제 2 좁은 부분으로 한정되는 다수의 제 2 개구부 (51e/ 51f; 71a/71b)를 가지도록 형성되며,
    상기 제 2 넓은 부분은 상기 제 1 가상선 (VT1)에 수직인 상기 다수의 제 2 패드 (50a; 70a)의 길이방향으로 상기 제 1 넓은 부분으로부터 오프셋되는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 다수의 제 1 패드 (50b)는 패키지의 제 1 도전부재 (54)에 연결되는 각각의 제 1 콘택트영역과, 상기 다수의 제 1 개구부 (51d)에서 상기 집적회로 (IC)의 진단 중에 상기 길이방향에 평행인 제 1 방향으로 슬라이딩할 수 있는 테스터의 제 1 프로브 (52)와 접촉되는 각각의 제 2 콘택트영역을 각각 구비하고,
    상기 다수의 제 2 패드 (50a)는 상기 패키지의 제 2 도전부재 (54)에 연결되는 각각의 제 3 콘택트영역 (50c)과, 상기 다수의 제 2 개구부 (51f)에서 상기 진단 중에 상기 제 1 방향으로 슬라이딩할 수 있는 테스터의 제 2 프로브 (52)와 접촉되는 각각의 제 4 콘택트영역 (50d)을 구비하는 것을 특징으로 하는 반도체장치.
  3. 제 2 항에 있어서,
    상기 제 1 콘택트영역 및 상기 제 3 콘택트영역은 상기 제 1 방향에 수직인 제 2 방향으로 연장하는 상기 제 1 가상선 (VT1) 위에 배치되고, 상기 제 2 콘택트영역 및 상기 제 4 콘택트영역은 상기 제 1 가상선 (VT1)에 평행하게 연장하는 제 2 가상선 (VT2)의 양측 상에 지그재그 형태로 배치되는 것을 특징으로 반도체 장치.
  4. 제 2 항에 있어서,
    상기 다수의 제 2 패드 (50a)는 상기 제 3 콘택트영역 (50c)과 상기 제 4 콘택트영역 (50d) 사이에 각각의 연결영역 (50e)을 더 구비하여, 상기 제 1 넓은 부분이 인접한 제 2 패드 (50a)의 상기 연결부 (50e)에 대향되는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    각각의 상기 다수의 제 2 개구부는 상기 연관된 제 2 패드의 상기 제 3 콘택트영역 (50c)을 노출시키는 제 1 서브-개구부 (51e)와, 상기 연관된 제 2 패드의 상기 제 4 콘택트영역 (50d)을 노출시키고 상기 보호막의 일부분에 의해 상기 제 1 서브-개구부 (51e)로부터 이격되는 제 2 서브-개구부(51f)를 구비하고,
    상기 제 2 프로브 (52) 중의 연관된 프로브는 상기 보호막 (51c/ 51g)의 상기 일부분에서 슬라이딩 동작을 정지시키는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 다수의 제 1 패드 (50b) 및 상기 다수의 제 2 패드 (50a)는 상기 제 1 방향을 따라 폭이 일정하고,
    각각의 제 1 패드 (50b)의 주변선은 상기 다수의 제 1 개구부 (51d) 중의 연관된 개구부의 상기 제 1 좁은 부분을 정의하는 상기 보호막에 의해 부분적으로 덮히고, 상기 다수의 제 1 개구부 (51d) 중의 상기 연관된 개구부의 상기 제 1 넓은 부분에 부분적으로 노출되고,
    각각의 제 2 패드 (50a)의 주변선은 상기 제 1 서브-개구부 (51e)를 정의하는 상기 보호막에 의해 부분적으로 덮히고, 상기 다수의 제 2 개구부 중의 연관된 개구부의 상기 제 2 서브-개구부 (51f)에 부분적으로 노출되는 것을 특징으로 하는 반도체 장치.
  7. 제 2 항에 있어서,
    제 1 오목부 (50h)가 상기 다수의 제 1 패드 (50b) 내에 각각 형성되어, 상기 제 1 오목부 내에 상기 제 2 콘택트영역의 필수부분을 각각 위치시키고,
    제 2 오목부 (50h)가 상기 다수의 제 2 패드 (50a) 내에 각각 형성되어, 상기 제 2 오목부 내에 상기 제 4 콘택트영역의 필수부분을 각각 위치시키는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 콘택트영역 및 상기 제 3 콘택트영역은 상기 제 1 방향에 수직인 제 2 방향으로 연장하는 상기 제 1 가상선 (VT1) 상에 배치되고,
    상기 제 2 콘택트영역 및 상기 제 4 콘택트영역은 상기 제 1 가상선 (VT1)에평행하게 연장하는 제 2 가상선 (VT2)의 양측 상에 지그재그 형태로 배치되는 것을 특징으로 반도체 장치.
  9. 제 7 항에 있어서,
    상기 다수의 제 2 패드는 상기 제 3 콘택트영역 (50c)과 상기 제 4 콘택트영역 (50d) 사이에 각각의 연결영역 (50e)을 더 구비하여, 상기 제 1 넓은 부분이 인접한 제 2 패드의 상기 연결영역 (50e)에 대향되는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    각각의 상기 다수의 제 2 개구부는 연관된 제 2 패드의 상기 제 3 콘택트영역을 노출시키는 제 1 서브-개구부 (51e)와, 상기 연관된 제 2 패드의 상기 제 4 콘택트영역을 노출시키고 상기 보호막의 일부분에 의해 상기 제 1 서브-개구부로부터 이격되는 제 2 서브-개구부 (51f)를 구비하고,
    상기 제 2 프로브 (52) 중의 연관된 프로브는 상기 보호막의 상기 일부분에서 슬라이딩 동작을 정지시키는 것을 특징으로하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 다수의 제 1 패드 (50b) 및 상기 다수의 제 2 패드 (50a)는 상기 제 1 방향을 따라 폭이 일정하고,
    각각의 제 1 패드의 주변선은 상기 다수의 제 1 개구부 중의 연관된 개구부의 상기 좁은 부분을 정의하는 상기 보호막에 의해 부분적으로 덮히고, 상기 다수의 제 1 개구부 중의 상기 연관된 개구부의 상기 넓은 부분에 부분적으로 노출되고,
    각각의 제 2 패드의 주변선은 상기 제 1 서브-개구부를 정의하는 상기 보호막으로 부분적으로 덮히고, 상기 다수의 제 2 개구부 중의 연관된 개구부의 상기 제 2 넓은 부분에 부분적으로 노출되는 것을 특징으로 하는 반도체 장치.
  12. 제 1 항에 있어서,
    상기 다수의 제 1 패드 (70b)는 연관된 제 1 개구부 (71c)의 상기 제 1 좁은 부분에 부분적으로 노출되는 각각의 제 1 좁은 부분과, 상기 제 1 좁은 부분에 각각 인접하고 상기 연관된 제 1 개구부 (71c)의 상기 제 1 넓은 부분에 부분적으로 노출되는 제 1 넓은 부분을 각각 구비하고,
    상기 다수의 제 2 패드 (70a)는 연관된 제 2 개구부의 상기 제 2 좁은 부분 (71a)에 부분적으로 노출된 각각의 제 2 넓은 부분 (70c)과, 상기 제 2 및 제 3 넓은 부분보다 더 좁은 각각의 연결영역 (70e)에 의해서 상기 제 2 넓은 부분 (70c)에 각각 연결되고 상기 연관된 제 2 개구부의 상기 제 2 넓은 부분 (71b)에 부분적으로 노출된 제 3 넓은 부분 (70d)을 구비하는 것을 특징으로 하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 다수의 제 1 패드 (70b)의 상기 제 1 넓은 부분은 인접하는 제 2 패드 (70a)의 상기 연결부 (70e)에 대향되는 것을 특징으로 하는 반도체 장치.
  14. 제 13 항에 있어서,
    각각의 상기 다수의 제 2 개구부는 연관된 제 2 패드 (70a)의 상기 제 2 넓은 부분 (70c)의 일부를 노출시키는 제 1 서브-개구부 (71a)와, 상기 제 3 넓은 부분 (70d)의 일부분을 노출시키고 상기 보호막의 일부분에 의해 상기 제 1 서브-개구부로부터 이격되는 한정된 제 2 서브-개구부 (71b)를 구비하는 것을 특징으로하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 다수의 제 1 패드 (50b)는, 패키지의 제 1 도전부재 (54)를 위해 상기 제 1 좁은 부분상에 각각의 제 1 콘택트영역과, 상기 길이방향에 평행인 제 1 방향으로 슬라이딩할 수 있는 테스터의 제 1 프로브(52)를 위해 상기 제 1 넓은 부분과 상기 제 1 좁은 부분 사이의 경계의 양측 상에 각각의 제 2 콘택트영역을 제공하고,
    상기 다수의 제 2 패드는, 상기 패키지의 제 2 도전부재 (54)를 위해 상기 제 2 넓은 부분 상에 각각의 제 3 콘택트영역과, 상기 제 1 방향으로 슬라이딩할 수 있는 상기 테스터의 제 2 프로브 (52)를 위해 상기 제 3 넓은 부분 (70d) 상에 각각의 제 4 콘택트영역을 제공하는 것을 특징으로 하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제 1 콘택트영역 및 상기 제 3 콘택트영역은 상기 제 1 방향에 수직인 제 2 방향으로 연장하는 상기 제 1 가상선 (VT1)을 따라 배치되고,
    상기 제 2 콘택트영역 및 상기 제 4 콘택트영역은 상기 제 1 가상선에 평행인 제 2 가상선 (VT2)의 양측 상에 지그재그 형태로 배치되는 것을 특징으로 하는 반도체 장치.
KR1019980034928A 1997-08-27 1998-08-27 프로빙을방해하지않고미세한피치로교대로배치되는롱패드와숏패드를구비한반도체장치 KR100304679B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP97-231523 1997-08-27
JP9231523A JP3022819B2 (ja) 1997-08-27 1997-08-27 半導体集積回路装置

Publications (2)

Publication Number Publication Date
KR19990023945A true KR19990023945A (ko) 1999-03-25
KR100304679B1 KR100304679B1 (ko) 2001-11-02

Family

ID=16924832

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980034928A KR100304679B1 (ko) 1997-08-27 1998-08-27 프로빙을방해하지않고미세한피치로교대로배치되는롱패드와숏패드를구비한반도체장치

Country Status (6)

Country Link
US (1) US6008542A (ko)
EP (1) EP0907207B1 (ko)
JP (1) JP3022819B2 (ko)
KR (1) KR100304679B1 (ko)
CN (1) CN1191628C (ko)
DE (1) DE69813715T2 (ko)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3549714B2 (ja) * 1997-09-11 2004-08-04 沖電気工業株式会社 半導体装置
US6429050B1 (en) * 1997-12-18 2002-08-06 Texas Instruments Incorporated Fine pitch lead frame and method
US6169331B1 (en) 1998-08-28 2001-01-02 Micron Technology, Inc. Apparatus for electrically coupling bond pads of a microelectronic device
JP3512655B2 (ja) * 1998-12-01 2004-03-31 シャープ株式会社 半導体装置およびその製造方法並びに該半導体装置の製造に使用される補強用テープ
US6965165B2 (en) 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
WO2002082540A1 (fr) * 2001-03-30 2002-10-17 Fujitsu Limited Dispositif a semi-conducteurs, son procede de fabrication et substrat semi-conducteur connexe
JP3927783B2 (ja) * 2001-10-16 2007-06-13 新光電気工業株式会社 半導体部品
US6921979B2 (en) * 2002-03-13 2005-07-26 Freescale Semiconductor, Inc. Semiconductor device having a bond pad and method therefor
US6844631B2 (en) 2002-03-13 2005-01-18 Freescale Semiconductor, Inc. Semiconductor device having a bond pad and method therefor
US6960828B2 (en) 2002-06-25 2005-11-01 Unitive International Limited Electronic structures including conductive shunt layers
US7547623B2 (en) 2002-06-25 2009-06-16 Unitive International Limited Methods of forming lead free solder bumps
TWI225899B (en) * 2003-02-18 2005-01-01 Unitive Semiconductor Taiwan C Etching solution and method for manufacturing conductive bump using the etching solution to selectively remove barrier layer
JP3986989B2 (ja) * 2003-03-27 2007-10-03 松下電器産業株式会社 半導体装置
JP2004296998A (ja) * 2003-03-28 2004-10-21 Matsushita Electric Ind Co Ltd 半導体装置
US6717270B1 (en) 2003-04-09 2004-04-06 Motorola, Inc. Integrated circuit die I/O cells
JP4213672B2 (ja) 2003-04-15 2009-01-21 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
EP1692525A1 (en) * 2003-12-01 2006-08-23 Koninklijke Philips Electronics N.V. A ground-signal-ground (gsg) test structure
US7629689B2 (en) * 2004-01-22 2009-12-08 Kawasaki Microelectronics, Inc. Semiconductor integrated circuit having connection pads over active elements
JP4780926B2 (ja) * 2004-04-27 2011-09-28 京セラ株式会社 半導体素子及びその特性検査方法
ATE541312T1 (de) * 2004-05-28 2012-01-15 Nxp Bv Chip mit zwei gruppen von chipkontakten
JP4519571B2 (ja) * 2004-08-26 2010-08-04 ルネサスエレクトロニクス株式会社 半導体装置及びその検査方法と検査装置並びに半導体装置の製造方法
US20060060845A1 (en) * 2004-09-20 2006-03-23 Narahari Ramanuja Bond pad redistribution layer for thru semiconductor vias and probe touchdown
WO2006053277A2 (en) * 2004-11-12 2006-05-18 Chippac, Inc. Wire bond interconnection
US7868468B2 (en) * 2004-11-12 2011-01-11 Stats Chippac Ltd. Wire bonding structure and method that eliminates special wire bondable finish and reduces bonding pitch on substrates
JP2006202866A (ja) * 2005-01-19 2006-08-03 Nec Electronics Corp 半導体装置
CN100341149C (zh) * 2005-04-25 2007-10-03 北京中星微电子有限公司 具有i/o端口特定排布的芯片
US7618844B2 (en) * 2005-08-18 2009-11-17 Intelleflex Corporation Method of packaging and interconnection of integrated circuits
JP5120868B2 (ja) * 2006-07-13 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置
JP2009130217A (ja) 2007-11-26 2009-06-11 Nec Electronics Corp 半導体装置および当該半導体装置の製造方法
JP5160498B2 (ja) * 2009-05-20 2013-03-13 ルネサスエレクトロニクス株式会社 半導体装置
JP5218319B2 (ja) * 2009-07-27 2013-06-26 富士通セミコンダクター株式会社 半導体基板
WO2011021506A1 (ja) * 2009-08-18 2011-02-24 アルプス電気株式会社 ボンディングパッドを有するシリコン構造体
JP5557100B2 (ja) * 2010-07-23 2014-07-23 株式会社ジェイテクト 電動モータ駆動用の半導体素子
WO2012021310A1 (en) * 2010-08-09 2012-02-16 Rambus Inc. Disaggregated semiconductor chip assembly and packaging technique
JP2012156346A (ja) * 2011-01-27 2012-08-16 Elpida Memory Inc 半導体装置
JP5331934B2 (ja) * 2012-12-12 2013-10-30 ルネサスエレクトロニクス株式会社 半導体装置
CN105093728A (zh) * 2015-07-10 2015-11-25 武汉华星光电技术有限公司 一种驱动电路及液晶显示面板
CN110310920A (zh) * 2019-07-03 2019-10-08 上海华虹宏力半导体制造有限公司 半导体器件及其制作方法
KR20220030640A (ko) 2020-09-03 2022-03-11 삼성전자주식회사 반도체 패키지

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3686990T2 (de) * 1985-08-23 1993-04-22 Nippon Electric Co Verfahren zum herstellen einer halbleiteranordnung wobei ein filmtraegerband angewendet wird.
JPH01319956A (ja) * 1988-06-21 1989-12-26 Nec Corp 半導体集積回路
JPH02166744A (ja) * 1988-12-21 1990-06-27 Nec Corp 半導体装置
JPH0439950A (ja) * 1990-06-05 1992-02-10 Alps Electric Co Ltd 半導体装置
JP2768822B2 (ja) * 1990-11-29 1998-06-25 株式会社東芝 ワイヤボンディグ方式半導体装置
JPH06252201A (ja) * 1993-02-23 1994-09-09 Seiko Epson Corp 半導体装置と半導体装置の製造方法
JPH07106384A (ja) * 1993-10-08 1995-04-21 Sony Corp ボンディングパッド
JP2730529B2 (ja) * 1995-10-31 1998-03-25 日本電気株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
CN1209654A (zh) 1999-03-03
US6008542A (en) 1999-12-28
DE69813715T2 (de) 2004-02-26
EP0907207A3 (en) 1999-05-06
JPH1174464A (ja) 1999-03-16
DE69813715D1 (de) 2003-05-28
EP0907207A2 (en) 1999-04-07
CN1191628C (zh) 2005-03-02
EP0907207B1 (en) 2003-04-23
KR100304679B1 (ko) 2001-11-02
JP3022819B2 (ja) 2000-03-21

Similar Documents

Publication Publication Date Title
KR100304679B1 (ko) 프로빙을방해하지않고미세한피치로교대로배치되는롱패드와숏패드를구비한반도체장치
US7271013B2 (en) Semiconductor device having a bond pad and method therefor
KR0138887B1 (ko) 반도체 장치 및 그 제조 방법
US5554940A (en) Bumped semiconductor device and method for probing the same
US5877556A (en) Structure for composite bumps
EP0825646A2 (en) Semiconductor device and method of manufacturing the same
US8072076B2 (en) Bond pad structures and integrated circuit chip having the same
US7294930B2 (en) Semiconductor device and manufacturing process therefor
US8114302B2 (en) Method of fabricating cantilever type probe and method of fabricating probe card using the same
KR20060043788A (ko) 반도체 장치 및 그 제조 방법
KR100437460B1 (ko) 본딩패드들을 갖는 반도체소자 및 그 제조방법
WO2006080621A1 (en) Manufacture method of vertical-type electric contactor and vertical-type electric contactor thereof
US6774027B2 (en) Semiconductor device and method for manufacturing the same
JP4372785B2 (ja) 半導体集積回路装置の製造方法
US20070212867A1 (en) Method and structure for improving bonding reliability in bond pads
US6555922B1 (en) IC bonding pad combined with mark or monitor
US20020192928A1 (en) Semiconductor chip and its manufacturing method
KR100343284B1 (ko) 반도체소자의 본딩패드 구조체 및 그 제조방법
CN113800463A (zh) 一种芯片间导电桥结构及制造方法
KR100627977B1 (ko) 수직형 프로브 제조방법
JP6305375B2 (ja) 半導体装置および半導体装置の製造方法
CN116995061A (zh) 半导体结构及半导体结构的制作方法
KR20070045359A (ko) 적어도 하나의 테스트 컨택트 구조를 포함하는 칩과 이를포함한 웨이퍼
KR100480590B1 (ko) 프로빙을 위한 패드를 갖는 반도체소자 및 그 제조방법
JP2021174845A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050711

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee