KR20060043788A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20060043788A
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요시노리 세끼
모또아끼 와꾸이
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산요덴키가부시키가이샤
간또 산요 세미컨덕터즈 가부시끼가이샤
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Abstract

지지체가 접합되어 이루어지는 반도체 장치를 제조할 때의 절삭 공정에서, 절삭 정밀도의 향상을 도모한다. 본 발명은, 글래스 기판(14)이 접합된 반도체 웨이퍼(10)를, 다이싱 영역(60)을 따라 블레이드를 이동시키면서 절삭하는 공정을 포함하는 반도체 장치의 제조 방법으로서, 이하의 특징을 갖는다. 즉, 반도체 웨이퍼(10) 상의 다이싱 영역(60)의 양측에, 상호 대향하는 한쌍의 얼라인먼트 마크(51a, 51b)를 형성한다. 그리고, 절삭 공정에서, 다이싱 영역(60)의 중심, 즉 센터 라인(61)에 회전 블레이드의 위치를 맞출 때, 얼라인먼트 마크(51a, 51b)의 위치를 인식 카메라에 의해 검출하고, 그 검출 결과에 기초하여 센터 라인(61)을 구하여, 이 센터 라인(61) 상에 회전 블레이드의 위치를 맞추어 절삭을 행하는 것이다.
회전 블레이드, 센터 라인, 절삭 공정, 얼라인먼트 마크

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 평면도.
도 2는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 3은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 8은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면 도.
도 9는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 10은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 11은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 12는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 평면도.
도 13은 종래예에 따른 반도체 장치의 개략 구성을 설명하는 사시도.
도 14는 종래예에 따른 반도체 장치의 구성을 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 웨이퍼
10a, 10b, 10c, 10d : 반도체 칩 영역
12 : 제1 절연막
14 : 글래스 기판
15 : 수지
16 : 제2 절연막
17 : 완충 부재
18, 18a, 18b : 제2 배선
8a, 8b : 단부
19 : 도금막
20 : 보호막
21 : 도전 단자
30 : 윈도우
40 : 절삭 홈
51a, 51b, 52a, 52c : 얼라인먼트 마크
60 : 다이싱 영역
61, 62 : 센터 라인
<특허 문헌1> 일본 특허 공표2002-512436호 공보
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 지지체가 접착되어 이루어지는 반도체 웨이퍼의 절삭 공정에서의 반도체 장치 및 그 제조 방법에 관한 것이다.
종래부터, 반도체 칩의 외형 치수와 대략 동일 사이즈의 외형 치수를 갖는 칩 사이즈 패키지의 일종으로서, BGA(Ball Grip Array)형의 반도체 장치가 알려져 있다. 이 BGA형의 반도체 장치는, 땜납 등의 금속 부재로 이루어지는 볼 형상의 도전 단자를 패키지의 일 주면 상에 격자 형상으로 복수 배열하여, 패키지의 다른 쪽의 면 상에 형성되는 반도체 칩과 전기적으로 접속한 것이다.
그리고, 이 BGA형의 반도체 장치를 전자 기기에 내장할 때에는, 각 도전 단자를 프린트 기판 상의 배선 패턴으로 압착함으로써, 반도체 칩과 프린트 기판 상에 탑재되는 외부 회로를 전기적으로 접속하고 있다.
이러한 BGA형의 반도체 장치는, 측부에 돌출된 리드 핀을 갖는 SOP(Small Outline Package)나 QFP(Quad Flat Packagae) 등의 다른 형의 칩 사이즈 패키지에 비하여, 다수의 도전 단자를 형성할 수 있고, 또한 소형화할 수 있다고 하는 장점을 갖는다. BGA형의 반도체 장치는, 예를 들면 휴대 전화기에 탑재되는 디지털 카메라의 이미지 센서 칩으로서의 용도가 있다.
도 13은 종래의 BGA형의 반도체 장치의 개략 구성을 이루는 것으로, 도 13의 (a)는, 이 BGA형의 반도체 장치의 표면측의 사시도이다. 또한, 도 13의 (b)는 이 BGA형의 반도체 장치의 이면측의 사시도이다.
BGA형의 반도체 장치(100)는, 지지체인 제1 및 제2 글래스 기판(104a, 104b)의 사이에, 반도체 칩(101)이 수지(105a, 105b)를 개재하여 밀봉되어 있다. 제2 글래스 기판(104b)의 일 주면 상, 즉 BGA형의 반도체 장치(100)의 이면 상에는, 볼 형상의 단자(이하, 도전 단자(111))가 격자 형상으로 복수 배치되어 있다. 이 도전 단자(111)는, 제2 배선(109)을 통하여 반도체 칩(101)과 접속된다. 복수의 제2 배선(109)에는, 각각 반도체 칩(101)의 내부로부터 인출된 알루미늄 배선이 접속되어 있고, 각 도전 단자(111)와 반도체 칩(101)의 전기적 접속이 이루어져 있다.
이 BGA형의 반도체 장치(100)의 단면 구조에 대하여 도 14를 참조하여 더 자세히 설명한다. 도 14는, 다이싱 라인을 따라, 개개의 반도체 칩으로 분할된 BGA형의 반도체 장치(100)의 단면도를 도시하고 있다.
반도체 칩(101)의 표면에 배치된 절연막(102) 상에 제1 배선(103)이 형성되어 있다. 이 반도체 칩(101)은 수지(105a)에 의해 제1 글래스 기판(104a)과 접착되어 있다. 또한, 이 반도체 칩(101)의 이면은, 수지(105b)에 의해 제2 글래스 기판(104b)과 접착되어 있다. 그리고, 제1 배선(103)의 일단은 제2 배선(109)과 접속되어 있다. 이 제2 배선(109)은, 제1 배선(103)의 일단으로부터 제2 글래스 기판(104b)의 표면으로 연장되어 있다. 그리고, 제2 글래스 기판(104b) 상으로 연장된 제2 배선(109) 상에는, 볼 형상의 도전 단자(111)가 형성되어 있다.
또한, 전술한 기술에 대해서는, 예를 들면 전술한 특허 문헌1에 기재되어 있다.
전술한 바와 같은 반도체 장치의 제조 방법에서는, 제1 및 제2 글래스 기판(104a, 104b)이 접착된 반도체 웨이퍼를 다이싱 라인을 따라 개개의 반도체 칩으로 분할할 때, 절삭을 위한 다이싱 블레이드를, 다이싱 라인의 중심에 위치 정렬한다. 그러나, 종래부터, 그와 같은 위치 정렬을 정확하게 행하는 것은 곤란하였다. 그 결과 다이싱 시의 절삭 정밀도가 저하한다는 문제가 발생하고 있었다.
따라서, 본 발명은, 지지체가 접합되어 이루어지는 반도체 장치를 제조할 때의 절삭 공정에서, 절삭 정밀도의 향상을 도모하는 것이다.
본 발명의 제조 방법은, 전술한 과제를 감안하여 이루어진 것으로, 특히, 다이싱 라인을 따라, 반도체 웨이퍼의 측으로부터 부분적으로 절삭하거나, 혹은 완전하게 절삭(즉 절단)하는 공정을 확실하게 행할 수 있는 것을 특징으로 하는 것이다.
즉, 본 발명은, 반도체 웨이퍼의 표면에 획정된 다이싱 영역을 따라 한쌍의 패드가 배치되고, 또한 반도체 웨이퍼의 표면에 1매의 지지체가 접착되어 이루어지는 적층체를, 다이싱 영역을 따라 블레이드를 이동시키면서, 반도체 웨이퍼의 표면으로부터 지지체의 두께 방향의 도중까지 도달하도록 절삭하여, 이 적층체에 절삭 홈을 형성하는 반도체 장치의 제조 방법으로서, 이하의 특징을 갖는다. 즉, 반도체 웨이퍼의 표면에서의 다이싱 영역의 양측에, 이 다이싱 영역을 사이에 두도록 하여 상호 대향하는 한쌍의 얼라인먼트 마크를 형성하고, 이 한쌍의 얼라인먼트 마크의 위치를 인식 수단에 의해 검출하고, 이 검출 결과에 기초하여 다이싱 영역의 센터 라인을 구하여, 이 센터 라인 상에 블레이드의 위치를 맞추어 절삭을 행한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 제조 방법의 절삭 홈을 형성한 후의 공정에서, 또한 한쌍의 얼라인먼트 마크의 위치를 인식 수단에 의해 검출하고, 이 검출 결과에 기초하여 다이싱 영역의 센터 라인을 구하여, 이 센터 라인 상에 블레이드의 위치를 맞추어, 반도체 웨이퍼의 이면으로부터 절삭을 행함으로써, 적층체를 개개의 반도체 칩으로 분리하는 것이다.
또한, 상기 본 발명의 제조 방법은, 반도체 웨이퍼의 표면에서 한쌍의 패드 에 대응하는 위치에 한하여 이 한쌍의 패드를 노출시킬 수 있도록 개구된 윈도우가 형성되어 있는 반도체 장치에 대하여 적용되는 것이다.
이어서, 본 실시예에 따른 반도체 장치의 제조 방법에 대하여, 도 1의 평면도를 참조하여 설명한다.
도 1은, 복수의 반도체 칩 영역이 복수 배치된 반도체 웨이퍼(10)의 일 주면 상에 도시되지 않은 지지체인 글래스 기판이 접합되어 이루어지는 적층체를, 글래스 기판이 접합되어 있지 않은 반도체 웨이퍼(10)의 주면으로부터 본 경우의 평면도이다.
도 1에 도시한 바와 같이, 반도체 웨이퍼(10)가 후에 분리되어 개개의 반도체 칩으로 되는 반도체 칩 영역(10a, 10b, 10c, 10d) 및 그 밖의 도시되지 않은 반도체 칩 영역이, 직교하는 다이싱 영역(60)을 따라 배치되어 있다. 또한, 인접하는 반도체 칩 영역(10a, 10b)에는, 각 반도체 칩 영역 상에 형성된 도시되지 않은 회로로부터 연장되는 패드인 제1 배선(13a, 13b)이, 반도체 웨이퍼의 다이싱 영역 상을 따라 형성되어 있다. 또한, 반도체 웨이퍼에서 제1 배선(13a, 13b)이 존재하는 위치에는, 제1 배선(13a, 13b)을 노출시킬 수 있도록 개구한 윈도우(30)가, 예를 들면 선택적인 에칭에 의해 형성되어 있다. 이 윈도우(30)는, 제1 배선(13a, 13b)과, 후에 반도체 웨이퍼의 반도체 칩 영역(10a, 10b) 상에 형성되는 제2 배선(제1 배선과 반도체 웨이퍼 상에 형성되는 도전 단자를 접속하기 위한 배선)을 접속하기 위한 개구부이다.
또한, 그 밖의 반도체 칩 영역(10c, 10d) 및 도시되지 않은 반도체 칩 영역 도 상기 구성과 동일한 구성을 갖고 있다.
그리고, 반도체 웨이퍼의 반도체 칩 영역(10a, 10b, 10c, 10d) 및 도시되지 않은 반도체 칩 영역의 각부, 즉 직교하는 다이싱 영역(60)의 교차점 근방에서는, 반도체 칩 영역과 다이싱 영역(60)과의 경계 부근에서, 다이싱 영역(60)을 사이에 두고 대향하도록 하여 얼라인먼트 마크(51a, 51b), (52a, 52c)가, 각각 형성되어 있다. 이들 얼라인먼트 마크(51a, 51b), (52a, 52c)는, 예를 들면 돌기 형상으로 형성되어 있고, 반도체 웨이퍼(10) 혹은 글래스 기판을 절삭하는 절삭 공정에서, 회전 블레이드를 소정의 절삭 위치에 맞추기 위한, 위치 정렬에 이용되는 것이다.
상기 회전 블레이드의 위치 정렬은, 얼라인먼트 마크(51a, 51b), (52a, 52c)를, 화상 인식용의 인식 카메라에 의해 검출하고, 그 검출 결과에 기초하여 다이싱 영역(60)의 센터 라인을 구하여, 그 센터 라인에 회전 블레이드의 위치를 맞추어 행해지는 것이다.
이들 얼라인먼트 마크(51a, 51b), (52a, 52c)는, 예를 들면 이하에 기재한 바와 같은 위치 관계로 배치된다. 즉, 다이싱 라인인 센터 라인(61)을 따라 연장되는 다이싱 영역(60)을 사이에 두고, 반도체 칩 영역(10a, 10b)에, 한쌍의 얼라인먼트 마크(51a, 51b)가 형성되어 있다. 또한, 센터 라인(62)을 따라 연장되는 다이싱 영역(60)을 사이에 두고, 반도체 칩 영역(10a, 10c)에, 한쌍의 얼라인먼트 마크(52a, 52c)가 각각 형성되어 있다. 즉, 다이싱 영역(60)의 교차점에, 합계 2쌍의 얼라인먼트 마크가 형성되어 있다.
마찬가지로, 그 밖의 다이싱 영역(60)의 교차점 근방에서도, 각 센터 라인 (61, 62)을 따라 연장되는 다이싱 영역(60)마다, 이들을 사이에 두도록 대향하여, 각각, 한쌍의 얼라인먼트 마크가 형성되어 있다. 즉, 다이싱 영역(60)의 교차점마다, 합계 2쌍의 얼라인먼트 마크가 각각 형성되어 있다.
또한, 본 실시예에서는, 얼라인먼트 마크는, 다이싱 영역(60)의 각 교차점에 각각 2쌍 형성되는 것으로 했지만, 본 발명은 그 개수에 한정되지 않는다. 즉, 예를 들면, 도 1에서, 또한 센터 라인(61)을 중심으로 하는 다이싱 영역(60)을 사이에 두고, 반도체 칩 영역(10c, 10d)에 한쌍의 얼라인먼트 마크(도시 생략)가 형성되고, 센터 라인(62)을 중심으로 하는 다이싱 영역(60)을 사이에 두고, 반도체 칩 영역(10b, 10d)에 한쌍의 얼라인먼트 마크(도시 생략)가 형성되어 있어도 된다. 이에 의해, 얼라인먼트 마크의 인식 정밀도의 향상을 도모할 수 있다.
또한, 얼라인먼트 마크의 재질은, 화상 인식용의 인식 카메라에 검출될 수 있는 것이면, 특별히 제한되는 것은 아니지만, 반도체 장치의 제조 프로세스에서 일반적으로 이용되는 것이 바람직하다. 예를 들면, 제1 배선과 반도체 웨이퍼 상에 형성되는 배선 등과 동일한 재료이어도 된다. 또한, 얼라인먼트 마크는, 에칭 등에 따라 돌기 형상 혹은 오목부 형상으로 형성되어도 된다.
전술한 본 실시예의 얼라인먼트 마크를 이용한 회전 블레이드의 위치 정렬은, 예를 들면 이하에 기재하는 반도체 장치의 제조 방법에 적용할 수 있다. 이어서, 본 실시예의 얼라인먼트 마크에 의한 회전 블레이드의 위치 정렬이 적용될 수 있는 반도체 장치의 제조 방법에 대하여, 도 2 내지 도 11의 단면도를 참조하여 설명한다. 도 2 내지 도 11은, 도 1의 반도체 웨이퍼 중, 반도체 칩 영역(10a, 10b) 과 다이싱 영역(60)에 걸친 X-X 선을 따라 자른 단면도를 도시하고 있다. 그 밖의 반도체 칩 영역에 대해서도, 상기 단면도와 마찬가지의 구성을 갖고 있는 것으로 한다.
우선, 도 2에 도시한 바와 같이, 도시되지 않은 회로가 형성된 반도체 웨이퍼(10)를 준비한다. 이 반도체 웨이퍼(10) 상의 센터 라인(61)(다이싱 영역의 중심, 즉 다이싱 라인)의 양측에는, 제1 절연막(12)을 개재하여, 한쌍의 제1 배선(13a, 13b)(상기 도시되지 않은 회로와 전기적으로 접속한 배선)이 형성되어 있다. 또한, 제1 배선(13a 13b)을 포함하는 반도체 웨이퍼(10) 상에는 실리콘 산화막이나 실리콘 질화막 등으로 이루어지는 패시베이션막이 형성되어 있다.
그리고, 제1 배선(13a, 13b)이 형성되어 있는 측의 반도체 웨이퍼의 주면(이후, 「반도체 웨이퍼(10)의 표면」이라고 함)에 대하여, 지지체인 글래스 기판(14)을, 수지(15)(예를 들면 에폭시 수지)를 개재하여 접착한다. 또한, 지지체로서는, 글래스 기판에 한정되지 않고, 예를 들면, 금속이나 유기물로 이루어지는 기판 형상의 것, 혹은 테이프 형상의 것을 이용해도 된다.
그 후, 제1 배선(13a, 13b)이 형성되어 있지 않은 측의 반도체 웨이퍼의 주면(즉 반도체 웨이퍼(10)의 이면)에 대하여 백 그라인드를 행하여, 반도체 웨이퍼(10)의 두께를 얇게 한다. 여기서, 백 그라인드된 반도체 웨이퍼(10)의 이면에는, 후에 반도체 웨이퍼에 형성되는 다른 층이나 배선의 성막에도 반영될 수 있을 만한 요철이 형성되어 있다. 그 때문에, 백 그라인드된 반도체 웨이퍼(10)의 이면에 대하여 웨트 에칭을 행해도 된다.
이어서, 도 3에 도시한 바와 같이, 제1 배선(13a, 13b)에 대응하는 반도체 웨이퍼(10)의 위치만을, 그 이면측으로부터 선택적으로 에칭하여, 제1 배선(13a, 13b)의 일부 상에 존재하는 제1 절연막(12)을 노출시키는 개구부인 윈도우(30)를 형성한다. 이 윈도우(30)는, 제1 배선(13a, 13b)과, 후에 반도체 웨이퍼(10)의 이면에 형성되는 제2 배선을 접속하기 위한 것이다. 윈도우(30)는, 다이싱 영역(60) 전체, 즉 센터 라인(61) 전체를 따라 형성되지 않고, 제1 배선(13a, 13b)에 대응하는 위치에만 형성되기 때문에, 반도체 웨이퍼(10)와 글래스 기판(14)의 접촉 면적이 넓게 된다. 이에 의해, 그 접촉부에서 발생할 가능성이 있는 크랙이나 박리를 감소시킬 수 있다. 따라서, 반도체 장치의 수율의 열화를 억제하는 것이 가능하게 된다.
여기서, 상기 윈도우(30)에서의 반도체 웨이퍼(10)의 단부(1a)에서는, 각부가 형성되어 있다. 이 각부는, 후에 반도체 웨이퍼(10) 상에 형성되는 다른 층이나 배선의 스텝 커버리지를 열화시키는 것이다. 따라서, 도 4에 도시한 바와 같이, 상기 각부를 둥글게 하는 웨트 에칭(혹은 딥 에칭)을 행한다.
그 후, 반도체 웨이퍼(10)의 이면 상에서, 센터 라인(61, 62)을 따라 연장되는 다이싱 영역(60)의 각 교차점 근방에, 전술한 회전 블레이드의 위치 정렬을 위한 얼라인먼트 마크(51a, 51b, 52a, 52c) 및 그 밖의 얼라인먼트 마크를 형성한다(도시 생략).
이어서, 도 5에 도시한 바와 같이, 반도체 웨이퍼(10)의 이면 상에, 제2 절연막(16)(예를 들면 실란을 기제로 한 3㎛의 산화막)을 형성한다. 여기서, 상기 얼라인먼트 마크는, 제2 절연막(16)으로 피복되지만, 소정 위치에서 돌기 형상 혹은 오목부 형상으로 형성되어 있기 때문에, 제2 절연막(16) 상에서도, 상기 소정 위치에서 인식 카메라에 검출될 수 있는 돌기 혹은 오목부가 형성된다.
혹은, 상기 얼라인먼트 마크가 금속층에 의해 형성되는 경우, 이 얼라인먼트 마크가 제2 절연막(16)으로 피복되어 있어도, 이 제2 절연막(16) 상에서 상기 금속층을 반영한 돌기가 형성되기 때문에, 이 얼라인먼트 마크를 인식 카메라에 의해 검출할 수 있다.
이어서, 도 6에 도시한 바와 같이, 윈도우(30)의 센터 라인(61) 근방(제1 배선이 형성되어 있는 다른 영역에서는 센터 라인(62))을 개구하는 도시되지 않은 레지스트막을 형성하고, 이 레지스트막을 마스크로 하여, 반도체 웨이퍼(10)의 이면측으로부터 에칭을 행한다. 이에 의해, 센터 라인(61) 근방에 위치하는 제2 절연막(16) 및 제1 절연막(12)의 일부가 제거되어, 제1 배선(13a, 13b)의 일부가 노출된다.
이어서, 도시되지 않은 레지스트막을 제거한 후, 도 7에 도시한 바와 같이, 제2 절연막(16) 상의 소정 위치에, 완충 부재(17)를 형성한다. 이 완충 부재(17)는, 후에 이 소정 위치에 형성되는 도전 단자에 가해지는 힘을 흡수할 수 있는 것으로, 도전 단자가 프린트 기판에 접합될 때의 스트레스를 완화시키는 기능을 갖는 것이다.
또한, 완충 부재(17) 상을 포함하는 제2 절연막(16) 상에, 제2 배선(18)용의 금속층을 형성한다. 여기서, 제1 배선(13a, 13b)은, 제2 배선(18)과 전기적으로 접속된다. 그리고, 도시되지 않은 레지스트막을, 윈도우(30)에서의 센터 라인(61) 근방, 제2 배선(18)의 형성 영역 이외의 반도체 웨이퍼(10)의 영역을 개구하도록 패터닝하고, 그 레지스트막을 마스크로 하여 상기 금속층의 에칭을 행함으로써, 제2 배선층(18)을 형성한다. 또한, 상기 도시되지 않은 레지스트막을, 얼라인먼트 마크의 형성 영역에 남기도록 패터닝하고, 그 레지스트막을 마스크로 하여 제2 배선층(18)용의 금속층의 에칭을 행함으로써, 상기 금속층으로 이루어지는 얼라인먼트를 형성해도 된다.
이어서, 도시되지 않은 레지스트막을 제거한 후, 도 8에 도시한 바와 같이, 센터 라인(61)을 따라, 반도체 웨이퍼(10)의 이면으로부터 절삭을 행하여, 예를 들면 역 V 자형의 단면 형상을 나타내고, 글래스 기판(14)의 일부에까지 이르는 절삭 홈(40)을 형성한다. 이 때, 회전 블레이드의 폭은, 제1 배선(13a, 3b)의 단부에 접촉되지 않을 정도의 폭일 필요가 있다. 또한, 이 절삭 홈(40)의 단면 형상은, 역 V 자형에 한정되지 않고, 그 밖의 형상(예를 들면 사각형)이어도 된다.
상기 절삭 시에는, 절삭하기 전에, 얼라인먼트 마크의 위치를 인식 카메라에 의해 검출(인식)하고, 그 결과에 기초하여, 정확한 센터 라인(61)의 위치를 구한다. 그리고 구한 센터 라인(61)에 대하여 회전 블레이드의 위치를 맞추어, 이 회전 블레이드를 이 센터 라인(61)을 따라 이동시키면서 절삭을 행한다. 센터 라인(62)을 따른 절삭에 대해서도 마찬가지로 행해진다.
여기서, 전술한 절삭의 대상으로 되는 정확한 센터 라인(61, 62)의 위치는, 각각 한쌍의 얼라이먼트 마크(51a, 51b), (52a, 52c)의 위치의 검출 결과에 기초하 여 결정된다. 혹은, 센터 라인(61, 62)의 위치는, 하나의 다이싱 영역(60) 상의 복수의 쌍의 얼라인먼트 마크의 위치의 평균값을 취한 검출 결과에 기초하여 결정된다. 그리고, 상기 결정된 센터 라인과 회전 블레이드의 초기 위치와의 어긋남량이 산출되어, 이 어긋남량에 따라 이 회전 블레이드의 위치가 보정된다.
본 공정에서는, 절삭 홈(40)을 형성하기 위한 센터 라인(61)에 대한 회전 블레이드의 위치 정렬용으로 얼라인먼트 마크를 인식하고, 그 인식 결과에 기초하여 절삭 위치를 결정하고 있다. 여기서, 예를 들면, 제1 배선(13a, 13b)에 전기적으로 접속된 제2 배선(18)의 대향한 양단부를 인식함으로써, 그 인식 결과에 기초하여 절삭 위치를 결정해도 된다. 그러나 이 경우에는, 제2 배선(18)의 단부의 상황에 좌우된다. 즉, 제2 배선(18)의 단부는 윈도우(30)의 바닥부에 형성되기 때문에, 통상의 패터닝 공정과 달리, 패터닝 형상의 정밀도가 높지 않은 경우가 있다. 따라서, 위치 인식용의 마크로서 사용하기 위해서는, 보다 고정밀도의 패터닝 형상일 필요가 있다. 이것에 대하여, 본 발명의 얼라인먼트 마크는, 통상대로의 평탄한 개소에서 패터닝 형성되어 있기 때문에, 정밀도가 높아, 위치 인식용 마크로서 신뢰성이 향상된다.
그 후, 도 9에 도시한 바와 같이, 제2 배선(18)에 대하여 도금 처리를 행하여, 예를 들면 Ni-Au로 이루어지는 도금막(19)을 형성한다.
이어서, 도 10에 도시한 바와 같이, 절삭 홈(40) 내를 포함하는 반도체 웨이퍼(10)의 이면 상에 보호막(20)을 형성한다. 여기서, 예를 들면, 반도체 웨이퍼(10)의 이면을 상방으로 향하게 한 후, 유기 수지의 회전 도포에 의해, 절삭 홈 (40) 내를 포함하는 반도체 웨이퍼(10)의 이면 전체에, 이 유기 수지를 널리 퍼지게 한다. 이에 의해, 절삭 홈(40) 내에 노출되는 모든 층, 즉 수지(15) 및 글래스 기판(14)의 노출면이 보호막(20)에 의해 피복된다.
그 후, 완충 부재(17)에 대응하는 위치에 개구부를 갖는 도시되지 않은 레지스트막을 반도체 웨이퍼(10)의 이면에 형성한다. 그리고, 이 레지스트막을 마스크로 한 에칭에 의해 보호막(20)의 일부를 제거하여 개구하고, 또한 보호막(20)이 개구한 위치에 도전 단자(21)를 형성한다.
그리고, 다이싱 영역(60)의 중심인 센터 라인(61)을 따라 절삭하여, 반도체 웨이퍼(10)를 개개의 반도체 칩으로 분리한다. 여기서, 절삭 홈(40) 내는 보호막(20)으로 피복되어 있기 때문에, 이 때의 절삭에서는, 글래스 기판(14) 및 보호층(20)만을 절삭하면 된다. 이 때, 회전 블레이드의 폭은, 절삭 홈(40) 내의 제1 배선(13a, 13b) 및 수지(15)에 접촉되지 않을 정도의 폭일 필요가 있다.
상기 절삭 시에는, 절삭 홈(40)의 절삭 시와 마찬가지로, 절삭을 행하기 전에, 얼라인먼트 마크의 위치를 인식 카메라에 의해 검출(인식)하고, 그 결과에 기초하여, 정확한 센터 라인(61)의 위치를 구한다. 그리고, 구한 센터 라인(61)에 대하여 회전 블레이드의 위치를 맞추어, 반도체 웨이퍼(10)의 이면으로부터 이 회전 블레이드를 이 센터 라인(61)을 따라 이동시키면서 절삭을 행한다. 센터 라인(62)을 따른 절삭에 대해서도 마찬가지로 행해진다.
여기서, 만약, 전술한 바와 같은 본 실시예의 얼라인먼트 마크에 의한 방법을 이용하지 않는 경우, 상기 절삭 공정(즉, 절삭 홈(40)의 형성, 및 반도체 웨이 퍼(10)를 분리할 때의 절삭)에서의 회전 블레이드의 위치 정렬을 확실하게 행하는 것은 매우 곤란하게 된다.
즉, 이 경우의 회전 블레이드의 위치 정렬은, 예를 들면, 반도체 웨이퍼(10)에 형성된 윈도우(30) 내를 상면으로부터 본 도 12의 평면도와 같이, 절삭 홈(40) 내에서 노출되는 제2 배선(18a, 18b)의 단부(8a, 8b)의 위치를 인식 카메라로 검출하고, 그 검출 결과에 기초하여 다이싱 영역(60)의 중심, 즉 센터 라인(61)을 구하여, 그 센터 라인(61)에 회전 블레이드의 위치를 맞추는 방법이 생각되어진다. 그러나, 제2 배선(18a, 18b)의 단부(8a, 8b)는, 일반적으로, 그 형성 시의 가공에 의해 파단면(단면에 요철이 존재하는 상태의 면)으로 되어 있는 경우가 많기 때문에, 위치를 정확하게 검출하는 것이 곤란하게 된다. 그 때문에, 단부(8a, 8b)의 위치에 기초하여 구해지는 센터 라인(61)의 위치가 부정확하게 된다고 하는 문제가 발생한다.
이것에 대하여, 절삭 공정에 얼라인먼트 마크를 이용한 본 실시예에 따른 반도체 장치의 제조 방법은, 제2 배선(18a, 18b)의 단부(8a, 8b)의 위치에 의하지 않기 때문에, 전술한 단부(8a, 8b)의 위치의 검출에 의한 방법에 비하여, 회전 블레이드의 위치 정렬을 확실하게 행하는 것이 가능하게 된다. 이에 의해, 반도체 웨이퍼에 대한 절삭 정밀도를 향상시키는 것이 가능하게 된다.
또한, 다이싱 영역(60)에 대한 복수의 상이한 절삭 공정, 즉 절삭 홈(40)의 형성, 및 반도체 웨이퍼(10)를 분리할 때의 절삭의 양방에서, 동일한 얼라인먼트 마크를 공통으로 사용할 수 있다. 이에 의해, 전술한 본 실시예에 따른 1매의 지 지체가 접합되어 이루어지는 반도체 장치의 제조 프로세스에서 볼 수 있듯이, 다이싱 영역(60)에 대한 복수의 절삭 공정이 필요해지는 경우에도, 절삭 회전 블레이드의 위치 정렬의 어긋남을 최대한 낮게 억제하는 것이 가능하게 된다. 따라서, 반도체 웨이퍼(10)에 대한 절삭 정밀도를 향상시키는 것이 가능하게 된다.
또한, 상기 본 실시예의 제조 방법에 따르면, 지지체가 접합되어 이루어지는 반도체 장치를 1매의 글래스 기판을 이용하여, 수율 열화를 억제하면서 실현할 수 있다. 또한, 2매의 글래스 기판을 이용하는 경우에 비하여, 반도체 장치의 두께나 제조 코스트의 증대를 최대한 낮게 억제하는 것이 가능하게 된다.
또한, 본 실시예에서는, 얼라인먼트 마크를 이용한 회전 블레이드의 위치 정렬은, 1매의 글래스 기판을 접합하여 이루어지는 반도체 장치에 적용된다고 했지만, 본 발명은 이것에 한정되지 않는다. 즉, 2매의 글래스 기판을, 반도체 웨이퍼의 양방의 주면에 접합하여 이루어지는 반도체 장치 등, 제1 배선의 노출을 필요로 하는 것이면, 그 밖의 구조를 갖는 반도체 장치에 적용되는 것이어도 된다.
본 발명에 따르면, 지지체가 접착되어 이루어지는 반도체 장치를, 1매의 지지체를 이용하여 실현할 수 있다. 이에 의해, 반도체 장치의 두께나 제조 코스트의 증대를 최대한 낮게 억제하는 것이 가능하게 된다.
또한, 본 발명에 따르면, 절삭 공정에서 공통으로 사용 가능한 얼라인먼트 마크를 반도체 웨이퍼의 이면 상에 형성함으로써, 반도체 장치의 절삭 공정을 고정밀도로 행할 수 있다. 또한, 상이한 절삭 공정에서 발생하는 절삭 위치의 차이를 최대한 작게 억제하는 것이 가능하게 된다.

Claims (9)

  1. 반도체 웨이퍼의 표면에 획정된 다이싱 영역을 따라 한쌍의 패드가 배치되고, 또한 상기 반도체 웨이퍼의 표면에 지지체가 접착되어 이루어지는 적층체를, 상기 다이싱 영역을 따라 블레이드를 이동시키면서, 상기 반도체 웨이퍼의 이면으로부터 상기 지지체의 두께 방향의 도중까지 도달하도록 절삭하여, 이 적층체에 절삭 홈을 형성하는 반도체 장치의 제조 방법으로서,
    상기 반도체 웨이퍼의 이면에서의 상기 다이싱 영역의 양측에, 이 다이싱 영역을 사이에 두도록 하여 상호 대향하는 한쌍의 얼라인먼트 마크를 형성하고, 이 한쌍의 얼라인먼트 마크의 위치를 인식 수단에 의해 검출하고, 이 검출 결과에 기초하여 상기 다이싱 영역의 센터 라인을 구하여, 이 센터 라인 상에 블레이드의 위치를 맞추어 절삭을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 절삭 홈을 형성한 후의 공정에서,
    상기 한쌍의 얼라인먼트 마크의 위치를 인식 수단에 의해 검출하고, 이 검출 결과에 기초하여 상기 다이싱 영역의 센터 라인을 구하여, 이 센터 라인 상에 블레이드의 위치를 맞추어, 상기 반도체 웨이퍼의 이면으로부터 절삭을 행함으로써, 상기 적층체를 개개의 반도체 칩으로 분리하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 반도체 웨이퍼의 이면에서 상기 한쌍의 패드에 대응하는 위치에 한하여, 이 한쌍의 패드를 노출시킬 수 있도록 개구된 윈도우가 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 얼라인먼트 마크는, 반도체 장치의 제조 공정에서 이용되는 재료에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 얼라인먼트 마크는, 에칭에 의해 형성되는 오목부인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 반도체 칩의 표면에 획정된 다이싱 영역을 따라 배치된 패드와,
    상기 반도체 칩의 표면에 접착된 지지체와,
    상기 반도체 칩의 이면에서의 상기 다이싱 영역을 따라 형성된 얼라인먼트 마크
    를 갖는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 반도체 칩의 이면에서 상기 패드에 대응하는 위치에 한하여, 이 반도체 칩을 개구하는 윈도우가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제6항 또는 제7항에 있어서,
    상기 얼라인먼트 마크는, 반도체 장치의 제조 공정에서 이용되는 재료에 의해 형성되는 것을 특징으로 하는 반도체 장치.
  9. 제6항 또는 제7항에 있어서,
    상기 얼라인먼트 마크는, 에칭에 의해 형성되는 오목부인 것을 특징으로 하는 반도체 장치.
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