CN101116172A - 在单一光掩模步骤中制作铁磁电感器芯和电容器电极 - Google Patents
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Abstract
一种集成电路电容器，其具有底板(50a)、电介质层(250’)和铁磁顶板(20a)。以及，一种在半导体晶片上制造集成电路的方法。该方法包括：形成电容器(50a)的底板和感应线圈(50a)的底部；形成蚀刻阻止层(250’)；形成铁磁电容器顶板(20a)和铁磁芯(20b)；形成感应线圈(50b)的顶部以及通孔(50c)，所述通孔将感应线圈(50b)的顶部耦连到感应线圈(50c)的底部。
Description
技术领域
【0001】本发明涉及集成电路电容器、电感器和变压器，以及制作它们的方法。
技术背景
【0002】利用光刻制作诸如集成电路等等的半导体器件包括经过一系列掩模对衬底进行曝光，以便在衬底上限定各图案化的材料层。对于成本效益合算的制作，掩模的数量应当保持至最小数目。
【0003】存在一种需求：向通过光刻图案形成步骤所建立的集成电路中添加电感器和类似电路部件。
发明内容
【0004】根据本发明，提供了一种半导体器件，其具有一种用最小数目的掩模所制作的电感器。
【0005】所述的实施例在衬底(其具有在先前步骤中已建立的电路元件)上形成铁磁电感器芯(core)和电容器电极。正如所述，第一金属互连层形成于先前所建立的结构上，以限定电容器的底板和电感器线圈的底部。第二金属互连层的蚀刻阻止层形成于第一金属互连层上，并且铁磁材料层形成于该蚀刻阻止层上。光致抗蚀剂在铁磁层上形成并进行图案化。然后，铁磁层被蚀刻，以限定电容器的顶板以及一个邻近感应线圈的底部的芯。感应线圈的顶部以及用于耦连电感器线圈的底部和顶部的通孔形成于电介质层内。在一种实施方式中，电感器、铁磁芯和电容器的制作利用单个掩模而全都完成了。
附图说明
【0006】图1是根据本发明的具有铁磁芯的环形电感器的俯视图。
【0007】图2是图1的部分环形电感器的立体图。
【0008】图3是根据本发明的另一实施例具有铁磁芯的环形电感器的俯视图。
【0009】图4是根据本发明的具有铁磁芯的螺线管的俯视图。
【0010】图5是根据本发明的具有铁磁芯的嵌套环形电感器的俯视图。
【0011】图6是根据本发明的具有铁磁芯的变压器的俯视图。
【0012】图7是根据本发明的另一实施例具有铁磁芯的变压器的俯视图。
【0013】图8是根据本发明的部分集成电路的横截面图。
【0014】图9是根据本发明另一实施例的部分集成电路的横截面图。
【0015】图10A-10J是根据本发明的一种形成铁磁电容器、电感器和变压器的工艺的横截面图。
具体实施方式
【0016】图1示出了根据本发明的实施例的带有铁磁芯20的环形电感器10。环形电感器10是具有感应线圈30的三维电感器，该感应线圈围绕铁磁芯20许多圈。只有铁磁芯20、底部感应线圈30a和顶部感应线圈30b可以从图1所示的俯视图中看到。
【0017】图2是环形电感器10的一部分(如图1所示)的立体图。该图说明了这个示例性应用的平行的底部感应线圈30a和对角顶部感应线圈30b。图2还示出了通孔30c，其将底部感应线圈30a物理电连接到顶部感应线圈30b，从而产生围绕电感器铁芯20的电感器线圈螺旋。
【0018】本发明不局限于如图1和图2所示的感应线圈布置。当然，具有任何适当形状的感应线圈都属于本发明的范围。例如，图3图解说明了具有“L”形底部感应线圈50a和顶部感应线圈50b的环形电感器40。
【0019】而且，制造各种电感器结构也属于本发明的范围。例如，螺线管60(图4)或者嵌套的环形电感器70(图5)属于本发明的范围。并且，具有主线圈100和次线圈110的变压器80、90(分别为图6和图7)也属于本发明的范围。优选地，变压器80、90的铁磁芯20包含至少一个槽口62、72或者部分槽口64，以阻止涡电流的流动(从而提高变压器的效率)。此外，任何电感器结构(即10、40、60、70)可以引入带槽口的铁磁芯20。优选地，在铁磁芯内形成的槽口很薄——薄到30nm；然而，这些槽口可以高达500nm厚。
【0020】图8是根据本发明的集成电路200的一部分的横截面图。通常，集成电路制造或工艺流程被分成两部分：前段制程(Front-End-Of-line，FEOL)结构120的制造和后段制程(Back-End-Of-line，BEOL)结构130的制造。包含硅衬底140的结构称作集成电路200的FEOL结构120。FEOL结构120通常被称为“晶体管层”。图8所示的FEOL结构120的示例性部分包括晶体管，其具有栅氧化物150、栅电极160和源极/漏极170；然而，在FEOL结构120内具有任何形式的逻辑电路都属于本发明的范围。
【0021】上述的晶体管是一层电介质绝缘体180，其包含将晶体管电连接至FEOL结构120的其它逻辑元件(未示出)的金属触点190。电介质绝缘体180可以是诸如SiO2的任何适当材料。触点190可以由诸如钨(W)的任何适当的导电材料组成。
【0022】BEOL 130包含单波形花纹的金属互连层210和至少一个双波形花纹的金属互连层220、230。层210、220和230包含金属线50，其适当地将电信号和功率路由通过电子器件。
【0023】单波形花纹的金属互连层210的金属线50由电介质材料240加以电绝缘。金属线50可以由任何适当的导电材料组成，诸如铜、钽、钛、金、镁、银、锡、铝、或者甚至是铜和诸如镁、银、锡、铝等金属的合金。电介质材料240可以是任何低k的绝缘材料，例如氟化石英玻璃(“FSG”)或有机硅玻璃材料(“OSG”)。另外，单波形花纹的金属互连层210可以具有形成于电介质材料240和FEOL 120之间的薄电介质层250。任何适当的材料可以用于薄电介质层250。例如，薄电介质层250可以包括SiC、SiCN、SiCO、或Si3N4。
【0024】薄电介质层250可以执行许多功能。例如，其可以用作扩散阻挡层，防止金属线50中的铜扩散到晶体管的硅沟道或者扩散到另一被隔离的金属线(进而产生电短路)。其次，薄电介质层250可以担当在电介质绝缘材料240内制造金属线50时的蚀刻阻止。最后，薄电介质层250可以担当粘附层，以有助于将一层电介质240固定到FEOL 120或者固定到双波形花纹层220 。为了可读性起见，薄电介质层250在本发明说明书其余部分中将被称为蚀刻阻止层250。
【0025】双波形花纹的金属互连层220和230包含金属互连和通孔50，它们被电介质材料240电绝缘。如同单波形花纹的金属互连层210，双波形花纹的金属互连层220、230的金属线50可以包含任意金属，例如铜。然而，诸如钽、钛、金、镁、银、锡、铝或者铜(与诸如镁、银、锡、铝等金属)合金的其它金属的使用也属于本发明的范围。双波形花纹的金属互连层220、230的电介质材料240还可以是OSG、FSG、任何低k薄膜或者任何超低k薄膜。双波形花纹层220、230优选包含电介质蚀刻阻止层250。任何适当的电介质材料，例如SiC、SiCN、SiCO、或Si3N4，可以用作双波形花纹金属互连层220、230的蚀刻阻止层250。
【0026】制作具有一个或多个单波形花纹的金属互连层210和/或一个或多个双波形花纹的金属互连层220、230的集成电路200属于本发明的范围内。保护性的覆盖层260往往形成于最后的金属互连层之上，以提供一个防氧且防湿层。任何适当的材料可以用于保护性的覆盖层260，这些材料例如SiO2或SiN。
【0027】根据本发明，集成电路200的金属互连层230中的一个金属互连层包含一层铁磁材料20，其用来形成用于电感器或变压器的电容器顶板20a以及感应线圈20b。又根据本发明，铁磁电容器顶板20a是在与铁磁感应芯20b相同的掩模步骤中形成的，如下面更全面所述的。铁磁层20优选由钴(Co)组成。然而，利用任何适当的铁磁材料，例如镍、铁或铁磁合金，也属于本发明的范围。
【0028】图8所示的示例性电容器(也就是在右上象限中)由位于金属互连层220内的铜底板50a、部分的蚀刻阻止层250(其作为电容器电介质)以及铁磁顶板20a组成。本发明的电容器代替平面的金属-绝缘体-金属(MIM)电容器，其常常用于BEOL结构130。要注意到，通孔50c和金属线50b将电容器电连接到FEOL结构120的其它逻辑元件(未示出)
【0029】图8所示的示例性电感器(也就是在左上象限中)是图3所示电感器的一部分。因此，图8所示的示例性电感器具有“L”形状的感应线圈50a，50b。然而，图8所示的示例性电感器也可以是图4螺线管、图5嵌套电感器、或图6变压器中的一部分。图8所示的示例性电感器由位于金属互连层220内的铜“L”形状的底部感应线圈50a、位于金属互连层230内的绝缘铁磁芯20b、以及位于金属互连层230内的铜“L”形状的顶部感应线圈50a组成。
【0030】要注意到，本发明的电感器或变压器不需要形成于两个连续的金属互连层中(如图8所示)。相反地，电感器或变压器可以形成于三个或更多的顺序金属互连层内，如图9所示。如果电感器或变压器形成于三个或更多的顺序金属互连层内，则如图9所示，增加额外的铁磁芯20b属于本发明的范围。
【0031】图10A-10J是根据本发明在集成电路280内形成铁磁电容器、电感器和变压器的工艺的横截面图。本发明可以用于任何集成电路配置中；因此，第一步是制造前端结构120，以制作执行所期望的集成电路功能所必需的任何逻辑元件，如图10A所示。另外，因为示例性的制造工艺将在双波形花纹的金属互连层220、230中形成铁磁电容器、电感器和变压器；所以BEOL 130的单波形花纹层210利用当前制造工艺在FEOL120上进行制作。
【0032】接着，金属互连层220的蚀刻阻止层250形成于整个半导体晶片140上(也就是在金属互连层210上)。蚀刻阻止层250可以利用诸如等离子体增强化学汽相沉积(“PECVD”)的任何制造工艺而形成。在这个示例应用中，蚀刻阻止层250由SiC组成；然而，可以使用其它电介质材料，例如SiCN、SiCO或Si3N4。
【0033】然后低k电介质层240形成于整个晶片上(也就是在蚀刻阻止层250上)。利用化学汽相沉积(“CVD”)或者自旋制造工艺，低k电介质材料可以被施加到衬底。在示例应用中，电介质层240是OSG薄膜。然而，任何其它低k电介质(例如k＜3.0)、或者低k电介质材料的组合或堆叠可以被使用(例如FSG或超低k薄膜(如k＜2.5))。
【0034】参照图10B，标准的光致抗蚀剂图案和蚀刻工艺(如下面更全面所述)用来形成金属线50的孔-包括电容器的底板50a和示例感应线圈的L形状的底部50a。在示例应用中，一层铜被沉积在整个半导体晶片140上，然后铜层的顶部被抛光(利用标准制造工艺)以形成感应线圈的底部和电容器的底板，如图10B所示。注意，L形状的示例性底部感应线圈50a的一部分从附图的平面延伸出来。这由虚线加以表示并标记为50a’(和图8中所标记的类似)。
【0035】如图10C所示，用于下一个金属互连层230的蚀刻阻止层250’现在形成于整个半导体晶片140上(即在金属互连层220上)。该蚀刻阻止层250’优选是SiN，并且优选通过PECVD工艺进行沉积。然而，可以使用其它适当的材料或者工艺。一旦金属互连层230的制造完成，耦连到电容器的底板50a的这部分蚀刻阻止层250’将是电容器的电介质。
【0036】根据本发明，一层铁磁材料20被沉积在蚀刻阻止层250’上，如图10C所示。铁磁材料20优选为Co；然而，使用其它铁磁材料也属于本发明的范围。例如，铁磁材料20可以由镍、铁或任何铁磁合金组成。而且，形成薄片状的铁磁层以便减小涡电流属于本发明的范围。在示例应用中，这层Co铁磁材料20可以通过任何适当的工艺进行沉积，但是其优选利用标准机器(例如由Applied Materials制造的Endura机器)以PECVD工艺进行沉积。
【0037】又根据本发明，单一掩模步骤现在用来制作电容器的顶板20a以及邻近底部感应线圈50a的芯20b。一层光致抗蚀剂270被施加(图10D)，然后通过标准光刻和各向异性蚀刻工艺进行图案化(图10E)，从而制作模板，用来蚀刻铁磁层20以形成铁磁结构20a、20b。如图10F所示，铁磁层20现在被蚀刻，形成电容器的顶板20a以及邻近底部感应线圈50a的开槽芯20b。任何适当的工艺可以用来蚀刻铁磁层20。优选地，铁磁层20通过利用DPS金属蚀刻机(由Applied Materials公司制造)以等离子体蚀刻工艺进行蚀刻。一旦铁磁层20已被蚀刻，光致抗蚀剂通过标准灰化工艺加上可选的湿法清洗被去除。
【0038】在示例应用中，如图10G所示，第二蚀刻阻止层250现在被沉积。然而，该第二蚀刻阻止层的使用是可选的。如果该第二蚀刻阻止层250被使用，则其增强了在电介质层(在下一个步骤中形成)的蚀刻期间的选择性，从而增强了对芯20b和顶部感应线圈50b之间的间距的控制。在示例应用中，金属互连层230的第二蚀刻阻止层250由SiC组成并通过PECVD工艺进行沉积。然而，可以使用其它适当的材料或工艺。
【0039】参照图10H，金属互连层230的电介质240现在形成于半导体晶片140上(在该实例中其形成于可选的第二蚀刻阻止层250上)。在示例应用中，电介质层240是低k材料，例如OSG或FSG。然而，可以使用任何适当的电介质材料。另外，电介质层可以利用诸如CVD的任何标准工艺来形成。
【0040】利用标准的光致抗蚀剂图案和蚀刻工艺，电介质层240被蚀刻以制作用于沉积导电材料的空隙，导电材料将在金属互连层230内形成金属线50——包括顶部感应线圈、耦连感应线圈顶部和底部的通孔、以及电容器的金属线和通孔。在示例应用的“通孔优先”工艺中，一层光致抗蚀剂被施加，并为通孔结构50c进行图案化。然后，利用任何熟知的制造工艺(例如基于碳氟化合物的等离子体蚀刻)用反应离子蚀刻(“RIE”)机器对通孔50c的孔进行蚀刻。当蚀刻工艺完成时，光致抗蚀剂通过灰化工艺加上可选的湿法清洗被去除。接着，另一层光致抗蚀剂被施加并被图案化用于“沟渠”结构50b。然后，利用任何熟知的制造工艺(例如基于碳氟化合物的等离子体蚀刻)用反应例子蚀刻(“RIE”)机器对沟渠50b的孔进行蚀刻。当蚀刻工艺完成时，光致抗蚀剂通过灰化工艺加上可选的湿法清洗被去除。图10I示出了在该阶段制作工艺时的集成电路280。
【0041】现在形成了顶部感应线圈50b、耦连顶部感应线圈50b和底部感应线圈50a的通孔50c、电容器的金属线50b、连接电容器至其它逻辑元件的通孔50c、其它金属互连50b以及其它通孔50c。在示例应用中，金属线是铜。铜金属线通过沉积铜种子层并接着通过诸如电化学沉积(“ECD”)的标准技术在半导体衬底上施加一层铜材料50而形成。铜层50然后被抛光，直到电介质240的顶表面被暴露出，并且铜部件50b、50c得以形成(见图10J)。抛光步骤是用化学机械抛光(“CMP”)工艺执行的；然而，可以使用其它加工技术。注意，部分“L”形示例性顶部感应线圈50b和相关的通孔50c平行于附图的平面形成，但偏移该平面。这由虚线加以表示并被标记为50b’和50c’(和图8中所标记的类似)。
【0042】现在，使用标准的加工技术继续集成电路280的制造，直至电子器件的制造完成。例如，后端结构130的附加双波形花纹层现在可以利用标准的加工技术或本发明的技术进行制造。当最后的双波形花纹层完成之后，保护性的覆盖层260(见图8)通常形成于半导体晶片上。然后制作焊盘，集成电路被测试、被从半导体晶片上切割下来并被封装。
【0043】对如上所述的发明的各种改进都属于本发明要求保护的范围。作为一个实例，感应线圈50a、50b、50c以及电容器平板50a、20a可以是任意形状或尺寸。另外，顶部电容器平板20a可以是与底部电容器平板50a不同的尺寸和形状，并且顶部感应线圈50b可以是与底部感应线圈50a不同的形状。而且，在制作电容器顶板10a和感应器芯10b的掩模步骤(也就是图10D-10F)中，铁磁材料20可以用来制作薄膜电阻20c，如图9所示(即在右上方的象限中)。
【0044】替代上述的通孔优先制作工艺，可以使用“沟渠优先”工艺。如果使用沟渠优先工艺，则在通孔50c的孔被蚀刻之前在电介质层240中蚀刻沟渠50b的孔。
【0045】在铜部件50的形成期间，在铜层50的沉积之前，薄阻挡膜层可以被沉积在电介质层240中的孔内。该阻挡膜层可以由诸如TaN的任何适当材料组成，并可以通过PVD工艺进行沉积。金属种子层可以是诸如铜的任何适当材料，并可以通过PVD工艺进行沉积。
【0046】替代利用如上所述的正性光致抗蚀剂，可以使用负性光致抗蚀剂。另外，一层抗反射涂层可以在施加这层光致抗蚀剂之前进行施加。而且，保护层或帽层(cap layer)可以形成于电介质层19上，以担当通孔和沟渠蚀刻期间的硬掩模或者担当CMP工艺的阻止层。另外，包括具有与图8和图9所示的不同数量或配置的金属层210、220、230的后端结构130属于本发明的范围。
【0047】示例应用中的半导体衬底包括半导体晶体，典型地是硅。然而，可以使用其它半导体，例如GaAs和InP。除了半导体晶体之外，衬底140可以包括各种其中的元件和/或其上的各层。这些可以包括金属层、阻挡层、介质层、器件结构、有源元件和无源元件，包括字线、源区、漏区、位线、基极、发射极、集电极、导电线、导电通孔等等。而且，本发明适用于其它半导体技术，例如BiCMOS、双极型、SOI、应变硅、热电传感器、光电子器件、微机电系统(“MEMS”)或SiGe。
【0048】虽然上面已经描述了本发明的各种实施例，但是应当理解，它们仅仅作为示例进行阐述而并不是作为限制。根据本发明的公开内容，可以对所公开的实施例进行众多的变更，而不偏离本发明的范围。
Claims (9)
1.一种在半导体晶片上制造集成电路的方法，其包括：
在所述半导体晶片上形成前段制程FEOL结构；
在所述FEOL结构上形成第一金属互连层，所述第一金属互连层包含电容器的底板和感应线圈的底部；
在所述第一金属互连层上形成第二金属互连层的蚀刻阻止层；
在所述蚀刻阻止层上形成铁磁层；
在所述铁磁层上形成光致抗蚀剂层；
图案化所述光致抗蚀剂层；
蚀刻所述铁磁层以形成所述电容器的顶板以及邻近感应线圈的所述底部的芯；
在所述半导体晶片上形成所述第二金属互连层的电介质层；以及
在所述第二金属互连层的所述电介质层内形成所述感应线圈的顶部及通孔，所述通孔将所述感应线圈的所述顶部耦连到所述感应线圈的所述底部。
2.根据权利要求1所述的方法，其中所述蚀刻阻止层的一部分是所述电容器的电介质。
3.根据权利要求1或2所述的方法，其中所述第二金属互连层的所述电介质层包括低k电介质材料。
4.根据权利要求1、2或3所述的方法，其中所述铁磁层是薄片状的。
5.根据权利要求1-4中任一项所述的方法，其中所述铁磁层包含槽口。
6.根据权利要求1-5中任一项所述的方法，进一步包括步骤：在形成电介质层的所述步骤之前，在所述半导体晶片上形成所述第二金属互连层的附加蚀刻阻止层。
7.根据权利要求1所述的方法，其中所述第一金属互连层通过至少一个附加金属互连层与所述第二金属互连层分离，每个所述的附加金属互连层包含通孔，其被耦连到感应线圈的所述底部以及所述第二金属互连层的所述通孔。
8.一种根据权利要求1-7中任一项所述的方法所制作的半导体器件。
9.一种集成电路电容器，其包括：
底板；
耦连到所述底板的电介质；以及
耦连到所述电介质的顶板，所述顶板具有铁磁材料。
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| US7118925B2 (en) | 2006-10-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |