JP3970150B2 - ボンディングパッド及びその形成方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、多層メタルから成るボンディングパッド及びその形成方法に関する。
【0002】
【従来の技術】
近年、半導体集積回路の高集積化のために多層メタル配線が広く用いられている。図5は、2層メタル配線の半導体集積回路のボンディングパッド構造を示す断面図である。半導体基板100の表面には、内部回路(不図示)に接続された第1のAl層101が形成されている。また、第1のAl層101上にはシリコン窒化膜やSiO2膜等の絶縁膜102が形成され、この絶縁層102にビア103が形成され、この開口部103を介して上層の第2のAl層104と下層の第1のAl層101とが電気的に接続されている。そして、ビア103で露出された第2のAl層104の表面に、ボンディングマシンにより、Au等から成るボンディングワイヤー(不図示)が圧着される。
【0003】
図5では、絶縁層102に1つのビア103が形成されているが、以下の特許文献1には、絶縁層に複数のビアを形成して、これらの複数のビアを介して上層と下層の金属層を電気的に接続する技術が記載されている。
【0004】
【特許文献1】
特開昭61−59855号公報
【0005】
【発明が解決しようとする課題】
しかしながら、図5に示した構造では、第2のAl層104の表面がほぼ平坦(ビア103のエッジ部を除く)であるために、ボンディングワイヤーとの密着性が悪く、接触不良が生じる場合があった。また、絶縁層に形成される大きなビアを1つ形成した構造では、ビア103のエッジ部で第2のAl層104の段差が大きくなり、第2のAl層104のパターニングが難しくなる。これは段差があるために、レジスト露光時に焦点深度の差が生じるためである。図5には2層メタルのボンディングパッド構造を示したが3層メタル以上のボンディングパッド構造では更に上層のメタルの段差が大きくなり、メタルのパターニングが益々難しくなる。
【0006】
【課題を解決するための手段】
そこで本発明は、下層の金属層上に絶縁層を形成し、この絶縁層にビアを形成し、このビアの上部に凹部が形成されるようにビアの深さの途中まで金属を埋め込み、上層の金属層を形成して、上層の配線層と下層の配線層とをビアに埋め込まれた金属を通して電気的に接続するようにした。
【0007】
本発明によれば、ビアに埋め込まれた金属には凹部があるので、このビア上に形成された上層の金属層にはこの凹部を反映して凹部が形成される。これにより、
上層の金属層の表面には凹凸が形成され、この上層の金属層にボンディングを行えば、ボンディングワイヤーの密着性が向上する。
【0008】
そして、そのようなビアを複数設けることで、ビアに埋め込まれた金属の凹部の面積が増加して、上層の金属層の凹凸が増加するため、その表面積が増大し、ボンディングワイヤーの密着性は更に向上する。
【0009】
また、ビアを複数設ける代わりに、そのようなビアをストライプパターンに形成しても、同様に凹部の面積が増加して、上層の金属層の凹凸が増加するため、ボンディングワイヤーの密着性は更に向上する。
【0010】
【発明の実施の形態】
次に、本発明の実施形態について図面を参照しながら詳細に説明する。図1は第1の実施形態に係るボンディングパッドを説明する図であり、図1(A)は平面図であり、図1(B)は図1(A)のX−X線に沿った断面図である。
【0011】
例えばSi基板等の半導体基板1上に第1の金属層2が形成されている。この第1の金属層2は、半導体基板1上に形成された半導体集積回路の内部回路(不図示)、例えば入力回路や出力回路に接続されている。図1(B)において第1の金属層2は半導体基板1上に直接形成されているが、通常はシリコン酸化層等の絶縁層上に形成される。
【0012】
この第1の金属層2上には複数の第1のビア4を有する第1の絶縁層3が形成され、この複数の第1のビア4に高融点金属、例えばタングステン(W)5が埋め込まれている。このタングステン5がビア4の深さの途中まで埋め込まれ、タングステン5は第1のビア4の上部に凹部5aを有している。
【0013】
そして、第1の絶縁層3上には第2の金属層6が形成されている。この第2の金属層6はスパッタで形成され、タングステン5の凹部5aを反映して、表面に凹部6aが形成されている。
【0014】
更に、この第2の金属層6上には複数のビア8を有する第2の絶縁層7が形成され、この複数の第2のビア8に高融点金属、例えばタングステン(W)9が埋め込まれている。このタングステン9が第2のビア8の深さの途中まで埋め込まれ、タングステン9は第2のビア8の上部に凹部9aを有している。
【0015】
そして、第2の絶縁層7上には第3の金属層10が形成されている。この第3の金属層10はスパッタで形成され、タングステン6,9の凹部6a,9aを反映して、凹部10aを有している。更に、最上層の第3の絶縁層10が形成されている。この第3の絶縁層11には、第3の金属層10を露出するための開口部12が設けられている。
【0016】
このように、第3の絶縁層11の開口部12によって露出された第3の金属層10の表面には凹凸が形成されるため、その表面積が増大し、この第3の金属層10の表面に圧着されボンディングワイヤーの密着性が向上する。
【0017】
次に、図1に示したボンディングパッドの形成方法について図2、図3を参照しながら説明する。
【0018】
まず、図2(A)に示すように、半導体基板1上にAl、Al−Si合金、Al−Si−Cu合金等の金属をスパッタし、これを選択的にエッチングすることにより第1の金属層2を形成する。第1の金属層2の厚さは例えば1μm程度である。そして、CVD法によりSiO2のような絶縁物を全面に例えば、800nmの厚さに堆積し、第1の絶縁層3を形成する。
【0019】
次に図2(B)に示すように、ドライエッチング法を用いて第1の絶縁層3に複数の第1のビア4を形成する。ここで、第1のビア4の開口径はデザインルールによるが、例えば0.5μmである。
【0020】
次に図2(C)に示すように、CVD法によりタングステン5を全面に堆積させる。すると、複数の第1のビア4はタングステン5によって埋め込まれる。ここで、複数の第1のビア4内に埋め込まれたタングステン5にはその上面に凹部5aが形成される。
【0021】
そして、図2(D)に示すように、全面に堆積されたタングステン5を第1の絶縁層3の表面までエッチバックすることにより、複数の第1のビア4内にのみタングステン5を残存させる。このエッチバックに用いられるエッチングガスは例えばSFガスとArガスの混合ガスである。
【0022】
ここで、堆積時に複数の第1のビア4内のタングステン5の上面には凹部が形成されているので、この形状が上層に反映される。この結果、タングステン5はビア4の深さの途中まで埋め込まれ、タングステン5は第1のビア4の上部に、その上面に凹部5aを有することになる。そして、更にエッチバックを続け、オーバーエッチすることでさらに凹部5aの深さを大きくできる。
【0023】
ここで、第1のビア4の開口径が0.5μm、第1の絶縁層3の厚さが800nmの場合には、タングステン5の凹部5aの深さ(第1の絶縁層3の表面から凹部5aの最も窪んだ部分までの距離h1)は100nm〜200nmとなる。
【0024】
次に図3(A)に示すように、Al、Al−Si合金、Al−Si−Cu合金等の金属をスパッタし、これを選択的にエッチングすることにより第2の金属層6を形成する。第2の金属層6の厚さは例えば1μm程度である。第2の金属層6の表面には、タングステン5の凹部5aを反映して、凹部6aが形成されている。
【0025】
そして、図3(B)に示すように、CVD法によりSiO2のような絶縁物を全面に例えば、800nmの厚さに堆積し、第2の絶縁層7を形成する。その後、第2の絶縁層に複数の第2のビア8を形成し、上記と同様の方法(タングステンの全面CVD+タングステンのエッチバック)により、この複数の第2のビア8にタングステン9を、第2のビア8の深さの途中まで埋め込む。こうして、タングステン9は第2のビア8の上部に、その上面に凹部9aを有するように加工される。
【0026】
ここで、第2のビア8の開口径が0.5μm、第2の絶縁層7の厚さが800nmの場合には、タングステン9の凹部9aの深さ(第2の絶縁層7の表面から凹部9aの最も窪んだ部分までの距離h2)は100nm〜200nmとなる。
【0027】
次に図3(C)に示すように、Al、Al−Si合金、Al−Si−Cu合金等の金属をスパッタし、これを選択的にエッチングすることにより最上層の第3の金属層10を形成する。この第3の金属層10は、タングステン6,9の凹部6a,9aを反映して、その表面に多数の凹部10aを有している。
【0028】
そして、図1(B)に示すように、全面にシリコン窒化膜等をCVD法により堆積し、このシリコン窒化膜を選択的にエッチングすることにより、第3の金属層10を露出するための開口部12を有する第3の絶縁層11を形成する。
【0029】
このように、第3の絶縁層11の開口部12によって露出された第3の金属層10の表面には多数の凹凸が形成されるため、その表面積が増大し、この第3の金属層10の表面に圧着されボンディングワイヤーの密着性が向上する。
【0030】
また、本実施形態において、第1のビア4と第2のビア8の数を増やすことにより、第3の金属層10の表面には、より多くの凹凸が形成され、その分ボンディングワイヤーの密着性が向上し、しかも第2の金属層6、第3の金属層10を平坦化することができる。
【0031】
また、図1のように、第1のビア4と第2のビア8の形成位置をずらすことで、第3の金属層10の表面には、タングステン6の凹部6aとタングステン9の凹部9aを反映した多くの凹凸が形成され、ボンディングワイヤーの密着性が更に向上する。
【0032】
なお、本実施形態では、3層メタルのボンディングパッドを例として説明したが、同様の構造を繰り返し積み上げることで4層以上の多層メタルのボンディングパッドについても形成することができる。また、2層メタルのボンディングパッドについても同様に適用できる。この場合は、第1の金属層2、第1の絶縁層3、第1のビア4、タングステン5、第2の金属層6を上記と同様に形成し、最上層の絶縁層(不図示)を形成し、この絶縁層に第2の金属層6を露出するための開口部(不図示)を形成すればよい。
【0033】
また、本実施形態では、第1の絶縁層3に形成された第1のビア4にタングステン5を第1のビア4の深さの途中まで埋め込み、タングステン5の上面に凹部5aを形成しているが、本発明は、この第1のビア4については、タングステン5を第1のビア4を完全に充填するように埋め込み、タングステン5の上面が平坦になっているものも含む。つまり、第2の絶縁層7に形成された第2のビア8に、埋め込まれたタングステン9がその上面に凹部9aを有していれば、その凹部9aを反映して最上層の第3の金属層10に凹凸は形成される。この点は、以下に説明する第2の実施形態についても同様である。
【0034】
次に、本発明の第2の実施形態について図面を参照しながら詳細に説明する。図4は第2の実施形態に係るボンディングパッドを説明する図であり、図4(A)は平面図であり、図4(B)は図4(A)のX−X線に沿った断面図である。
【0035】
本実施形態では、第1のビア4、第2のビア8のパターン形状に特徴がある。すなわち、第1のビア4は図4(A)に示すように、1つのストライプパターンの形状を呈している。また、第2のビア8も、1つのストライプパターンの形状を呈している。これらの第1のビア4と第2のビア8は、平面的に見ると、互いにずらして配置されている。
【0036】
本実施形態においても、第1の実施形態と同様に、例えば第2のビア8については、タングステン9が第2のビア8の深さの途中まで埋め込まれ、タングステン9の上面には凹部9aが形成されている。このため、最上層の第3の金属層9の表面には多数の凹凸が形成される。特に、本実施形態によれば、ビアをストライプパターン形状にしたので、第1の実施形態に比して、タングステン5の凹部5a、タングステン9の凹部9の深さh1,h2がより深くなる。これは、タングステン5,9をCVD法により堆積する際に、ストライプパターンのビアが比較的埋まりにくいためである。このため、最上層の第3の金属層9の表面にはより大きな凹凸が形成され、その表面積がより増大し、ボンディングワイヤーの密着性をより高めることが可能になる。
【0037】
【発明の効果】
本発明によれば、ビアの深さの途中まで金属を埋め込み、その上部に凹部を形成するようにしたので、このビア上に形成された上層の金属層にはこの凹部を反映して凹部が形成される。これにより、上層の金属層の表面には凹凸が形成され、その表面積が増大するので、この上層の金属層にボンディングを行えば、ボンディングワイヤーの密着性が向上する。そして、ビアを複数設けることで、金属層を平坦化し、金属層のパターニングに伴う問題を解消することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るボンディングパッド及びその形成方法を説明する図である。
【図2】本発明の第1の実施形態に係るボンディングパッドの形成方法を説明する断面図である。
【図3】本発明の第1の実施形態に係るボンディングパッドの形成方法を説明する断面図である。
【図4】本発明の第2の実施形態に係るボンディングパッド及びその形成方法を説明する図である。
【図5】従来例のボンディングパッドを説明する断面図である。

Claims (16)

  1. 基板上に複数の金属層と複数の絶縁層が交互に積層され、
    前記絶縁層に形成されたビアに埋め込まれた金属を通して前記金属層と前記絶縁層とが電気的に接続され、かつ最上層の金属層上に、この金属層を露出する開口部を有した最上層の絶縁層を有するボンディングパッドであって、前記金属は前記ビアの上部に凹部を有するように前記ビアの深さの途中まで埋め込まれ、前記最上層の金属層の表面が前記金属の凹部を反映して、凹凸を有することを特徴とするボンディングパッド。
  2. 前記絶縁層は複数のビアを有することをすることを特徴とする請求項1記載のボンディングパッド。
  3. 前記絶縁層はストライプパターンのビアを有することを特徴とする請求項1記載のボンディングパッド。
  4. 基板上に第1の金属層を形成する工程と、
    前記第1の金属層上に第1の絶縁層を形成する工程と、
    前記第1の絶縁層にビアを形成し、このビアを通して前記第1の金属層を露出する工程と、
    前記ビアの上部に凹部が形成されるようにこのビアの深さの途中まで金属を埋め込む工程と、
    前記第1の絶縁層上に第2の金属層を形成し、この第2の金属層を前記ビアに埋め込まれた金属を介して前記第1の金属層と電気的に接続する工程と、
    前記第2の金属層を露出する開口部を有する第2の絶縁層を形成する工程と、を具備することを特徴とするボンディングパッドの形成方法。
  5. 前記第1の絶縁層に複数のビアを形成することを特徴とする請求項4記載のボンディングパッドの形成方法。
  6. 前記第1の絶縁層にストライプパターンのビアを形成することを特徴とする請求項4記載のボンディングパッドの形成方法。
  7. 前記ビアの上部に凹部が形成されるように金属を埋め込む工程は、前記ビアが形成された第1の絶縁層上に高融点金属層をCVD法により形成する工程と、この高融点金属層をエッチバックする工程とを含むことを特徴とする請求項4記載のボンディングパッドの形成方法。
  8. 基板上に第1の金属層を形成する工程と、
    前記第1の金属層上に第1の絶縁層を形成する工程と、
    前記第1の絶縁層にビアを形成し、これらの第1のビアを通して前記第1の金属層を露出する工程と、
    前記第1のビアの上部に凹部が形成されるように金属をこの第1のビアの深さの途中まで埋め込む工程と、
    前記第1の絶縁層上に第2の金属層を形成し、この第2の金属層を前記第1のビアに埋め込まれた金属を介して前記第1の金属層と電気的に接続する工程と、
    前記第2の金属層上に第2の絶縁層を形成する工程と、
    前記第2の絶縁層に第2のビアを形成し、これらの第2のビアを通して前記第2の金属層を露出する工程と、
    前記第2のビアの上部に凹部が形成されるように金属を第2のビアの深さの途中まで埋め込む工程と、
    前記第2の絶縁層上に第3の金属層を形成し、この第3の金属層を前記第2のビアに埋め込まれた金属を介して前記第2の金属層と電気的に接続する工程と、
    前記第3の金属を露出する開口部を有する第3の絶縁層を形成する工程と、
    を具備することを特徴とするボンディングパッドの形成方法。
  9. 前記第1の絶縁層に複数の第1のビアを形成し、前記第2の絶縁層に複数の第2のビアを形成することを特徴とする請求項8記載のボンディングパッドの形成方法。
  10. 前記第1の絶縁層にストライプパターンの第1のビアを形成し、前記第2の絶縁層にストライプパターンの第2のビアを形成することを特徴とする請求項8記載のボンディングパッドの形成方法。
  11. 前記第1のビアの上部に凹部が形成されるように金属をこの第2のビアの深さの途中まで埋め込む工程は、前記第1のビアが形成された第1の絶縁層上に高融点金属層をCVD法により形成する工程と、この高融点金属層をエッチバックする工程とを含むことを特徴とする請求項8記載のボンディングパッドの形成方法。
  12. 前記第2のビアの上部に凹部が形成されるように金属をこの第2のビアの深さの途中まで埋め込む工程は、前記第2のビアが形成された第2の絶縁層上に高融点金属層をCVD法により形成する工程と、この高融点金属層をエッチバックする工程とを含むことを特徴とする請求項8記載のボンディングパッドの形成方法。
  13. 基板上に金属層と絶縁層とを交互にそれぞれ複数の層に積層し、それぞれの絶縁層にビアを形成して、最上層の金属層上に、この金属層を露出する開口部を有した最上層の絶縁層を形成するボンディングパッドの形成方法であって、前記ビアの上部に凹部が形成されるように金属をこのビアの深さの途中まで埋め込む工程を含み、このビアに埋め込まれた金属を通して金属層間を電気的に接続したことを特徴とするボンディングパッドの形成方法。
  14. 前記絶縁層のそれぞれに複数のビアを形成することを特徴とする請求項13記載のボンディングパッドの形成方法。
  15. 前記絶縁層のそれぞれに、ストライプパターンのビアを形成することを特徴とする請求項13記載のボンディングパッドの形成方法。
  16. 前記ビアの上部に凹部が形成されるように金属をこのビアの深さの途中まで埋め込む工程は、前記ビアが形成された絶縁層上に高融点金属層をCVD法により形成する工程と、この高融点金属層をエッチバックする工程とを含むことを特徴とする請求項13記載のボンディングパッドの形成方法。
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JP4750586B2 (ja) * 2006-02-28 2011-08-17 住友電工デバイス・イノベーション株式会社 半導体装置および電子装置並びにその製造方法
US8912657B2 (en) 2006-11-08 2014-12-16 Rohm Co., Ltd. Semiconductor device
JP2008124271A (ja) * 2006-11-13 2008-05-29 Rohm Co Ltd 半導体装置
US8173539B1 (en) * 2011-04-12 2012-05-08 Nanya Technology Corporation Method for fabricating metal redistribution layer
JP6027452B2 (ja) * 2013-02-01 2016-11-16 エスアイアイ・セミコンダクタ株式会社 半導体装置
JP6221074B2 (ja) 2013-03-22 2017-11-01 パナソニックIpマネジメント株式会社 半導体装置
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