KR100277810B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 회로 동작 속도 및 집적도가 향상된 반도체 장치를 제공하고 또, 회로 설계가 간이화된 그 반도체 장치의 제조 방법을 제공한다.
실리콘 기판상에 절연막이 형성되고 그 절연막상에 제 1 배선이 설치되고, 그 제 1 배선 및 그 절연막상에 또한 절연막이 형성되고, 그 절연막에 개구부가 설치되고 그 개구부에 금속이 매립되어서 제 2 배선이 형성된 반도체 장치이며, 상기 개구부가 구멍형상 개구부 및 깊이가 다른 2개 이상의 홈형상 개구부이며, 그 구멍형상 개구부가 그 홈형상 개구부의 적어도 일부에 제 1 배선에 이르도록 설치된 반도체 장치이다.

Description

반도체 장치 및 그 제조 방법
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이며, 특히 홈형상 배선구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
종래, 기판 및 하층 배선상에 설치된 층간 절연막에 홈형상 개구부와 구멍형상 개구부를 설치하고 이것을 금속으로 매립함으로써 비어홀과 상층 배선을 동시에 형성하는 방법이 공지되어 있으며, 예를 들면, 특개소 63-271958호 공보에 개시되어 있다.
이하, 제1도 내지 제3도를 참조로 이 종래기술을 설명한다. 제1도는 소자 단면도에 의해 나타낸 제조공정도이다. 또한, 특개소 63-271958호 공보에는 확산층상에 콘택트구멍을 거쳐서 배선을 형성하는 예가 기재되어 있는데, 여기에서는 하층 배선상에 비어홀과 상층 배선을 설치하는 예를 설명했다.
우선, 제1(a)도에 도시하는 바와 같이, 실리콘 기판(401)상에 제 1 실리콘 산화막(402)을 형성한 후, 제 1 배선으로서 배선A(403)를, 예를 들면, 알루미늄에 의해 소정의 형상으로 형성하고, 이어서 제 2 실리콘 산화막(404)을 전체면에 형성한다.
다음에, 통상의 포토리소그래피 기술로 형성된 포토레지스트(405)를 마스크로서 제 2 실리콘 산화막을 이방성 에칭하고, 제1(b)도에 도시하는 바와 같이, 비어홀을 위한 구멍형상 개구부(420)를 배선A(403)에 이르도록 형성한다.
포토레지스트(405)를 제거한 후, 포토리소그래피 기술과 이방성 에칭 기술에 의해 소정의 형상의 포토레지스트(406)를 형성하고, 이것을 마스크로서 제 2 배선을 위한 홈형상 개구부(411, 412)를 제 2 실리콘 산화막의 도중의 깊이까지 형성한다(제1(c)도 참조). 이때, 먼저 형성한 구멍형상 개구부(420)는 충분히 깊기 때문에 이 저부에는 포토레지스트(406)가 잔존하고 있다.
포토레지스트(406)를 제거함으로써, 제1(d)도에 도시하는 바와 같이 비어홀(441)과 홈형상 개구부(411, 412)가 형성된다.
다음에, 제1(e)도에 도시하는 바와 같이, 전체면에 금속으로서 예를 들면, 알루미늄(407)을 형성하고 비어홀과 홈형상 개구부를 매립한다.
계속해서, 제1(f)도에 도시하는 바와 같이, 전체면을 에치백하고 개구부에만 알루미늄을 잔류시킨다. 이 결과, 배선A(403)가 비어홀(441) 내의 알루미늄을 거쳐서 제 2 배선인 배선B(431)와 접속한다. 또, 제 2 배선인 배선C(432)는 단독 배선으로서 형성된다.
제2도는 종래의 반도체 장치의 소자 평면도이며, 이 X-Y 단면이 제1(f)도에 상당한다.
제3도는 각 리소그래피 공정에서 사용하는 마스크 패턴을 포지프로세스의 경우에 대해서 공정순으로 도시하고 있다. 제3(a)도는 배선A의 마스크 패턴, 제3(b)도는 비어홀을 위한 구멍형상 개구부(420)의 마스크 패턴, 제3(c)도는 배선B 및 배선C를 위한 홈형상 개구부(411, 412)의 마스크 패턴을 도시한다.
절연막 내의 개구부에만 금속을 매립하는 홈형상 배선을 형성하는 기술로서, 상기 종래기술에서는 에치백에 의한 방법을 설명했지만, 다른 기술로서 화학적 기계적 연마법(CMP = Chemical Mechanical Polishing)이 공지되어 있다. 이 CMP에 의만 홈형상 배선의 형성 기술은, 예를 들면, 특공평 7-79218호 공보에 개시되어 있다. 이 기술은 기판상의 절연막에 개구부를 설치하고 이 개구부를 매립하는데 충분한 두께의 금속층을 형성한 후, 절연막과 금속층의 표면이 실질적으로 동일 평면으로 되기까지 알루미나 분말을 포함하는 산첨가 슬러리를 사용해서 화학적 기계적으로 연마하는 것이다. 이 기술을 구멍형상 개구부와 홈형상 개구부를 갖는 반도체장치에 적용하면 에치백을 사용한 방법보다도 더욱 평탄한 표면을 형성할 수 있다.
일반적으로 집적회로의 동작 속도는 배선저항과 배선용량에 의존하며, 어느 것이나 낮은 것이 바람직하다. 배선저항을 저감하기 위해서는 배선막 두께 및 배선폭을 크게할 필요가 있다. 한편, 배선용량을 저감하기 위해서는 배선폭을 좁게 하고 또한, 인접 배선 간격을 넓힐 필요가 있다.
그러나, 이들 2가지 요구는 양립하지 않기 때문에 회로의 설계에 있어서는 양자를 고려하여 적정한 값을 선택하게 된다. 즉, 회로 동작 속도가 배선 저항에 강하게 의존하는 회로에 있어서는 배선 저항이 낮아지도록 배선막 두께와 배선폭을 크게하는 것이 효과적이다. 반대로 회로 동작 속도가 배선용량에 강하게 의존하는 회로에 있어서는 배선용량이 낮아지도록 배선폭을 좁게 하고 인접 배선간격을 크게 잡는다. 어째든 레이아웃 면적이 크게되어 집적도가 희생되기 때문에 회로 동작 속도와 집적도를 양립시키는 것은 곤란하다.
따라서, 종래기술에 있어서는 배선의 두께를 고정하고 있으므로 배선저항과 배선용량이 회로의 레이아웃에 의해서 한가지로 정해지며 반드시 최적의 설계가 되어 있지 않았었다.
그래서, 본 발명의 목적은 집적회로의 설계에 있어서의 배선저항 및 배선용량의 선택의 폭을 넓혀서 설계의 자유도를 높임으로써, 회로 동작 속도 및 집적도가 향상된 반도체 장치를 제공하는 것이며, 또, 회로 설계가 간이화된 그 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명자는 상기의 목적을 달성하기 위해서 여러가지 검토를 거듭한 결과 본 발명을 완성했다.
제 1 발명은 실리콘 기판상의 절연막에 홈형상 배선을 갖는 반도체 장치에 있어서 동일 배선층에 막 두께가 다른 홈형상 배선을 2개 이상 갖는 것을 특징으로 하는 반도체 장치에 관한 것이다.
제 2 발명은 실리콘 기판상의 절연막에 개구부가 설치되고 그 개구부를 금속이 차지하는 반도체 장치로서, 상기 개구부가 구멍형상 개구부 및 깊이가 다른 2개 이상의 홈형상 개구부인 것을 특징으로 하는 반도체 장치에 관한 것이다.
제 3 발명은 실리콘 기판상에 절연막이 형성되고 그 절연막상에 제 1 배선이 설치되고, 그 제 1 배선 및 그 절연막상에 다시 절연막이 형성되고, 그 절연막에 개구부가 설치되어 그 개구부에 금속이 매립되어서 제 2 배선이 형성된 반도체 장치로서, 상기 개구부가 구멍형상 개구부 및 깊이가 다른 2개 이상의 홈형상 개구부이고, 그 구멍형상 개구부가 그 홈형상 개구부의 적어도 일부에 제 1 배선에 이르도록 설치된 것을 특징으로 하는 반도체 장치에 관한 것이다.
제 4 발명은 실리콘 기판상에 절연막을 형성하고 그 절연막상에 제 1 배선을 형성하는 공정과, 그 제 1 배선 및 그 절연막상에 다시 절연막을 형성하는 공정과, 그 절연막에 제 1 홈형상 개구부와 구멍형상 개구부와 제 2 홈형상 개구부를 형성하는 공정과, 이들 개구부 내에 금속을 매립하고 또한 그 절연막의 전체면에 금속을 형성하는 공정과, 그 금속 표면과 그 절연막 표면이 동일 평면으로 되기까지 금속을 제거하는 공정을 갖는 반도체 장치의 제조 방법으로서, 상기 구멍형상 개구부가 상기 제 1 홈형상 개구부의 적어도 일부에 제 1 배선에 이르도록 설치되고, 또한 상기 제 2 홈형상 개구부가 상기 제 1 홈형상 개구부와 다른 장소 또는/및 상기 제 1 홈형상 개구부의 적어도 일부에 설치되는 것을 특징으로 하는 제 1, 제 2 또는 제 3 발명의 반도체 장치의 제조 방법에 관한 것이다.
제 5 발명은 구멍형상 개구부와 제 2 홈형상 개구부를 동일한 포토리소그래피 공정 및 에칭 공정으로 형성하는 제 4 발명의 반도체 장치의 제조 방법에 관한것이다.
제1도는 종래의 반도체 장치의 제조 방법의 일실시형태를 소자 단면도에 의해 나타낸 제조 공정도.
제2도는 종래의 반도체 장치의 소자 평면도.
제3도는 종래의 반도체 장치의 제조 방법에 있어서의 각 리소그래피 공정에서 사용하는 마스크 패턴의 설명도.
제4도는 본 발명의 반도체 장치의 제조 방법의 일실시형태를 소자 단면도에 의해 나타낸 제조 공정도.
제5도는 본 발명의 반도체 장치의 소자 평면도.
제6도는 본 발명의 반도체 장치의 제조 방법에 있어서의 각 리소그래피 공정에서 사용하는 마스크 패턴의 설명도.
제7도는 본 발명의 반도체 장치의 제조 방법의 일실시형태를 소자 단면도에 의해 나타낸 제조 공정도.
제8도는 본 발명의 반도체 장치의 소자 평면도.
제9도는 본 발명의 반도체 장치의 제조 방법에 있어서의 각 리소그래피 공정에서 사용하는 마스크 패턴의 설명도.
제10도는 본 발명의 반도체 장치의 제조 방법의 일실시형태를 소자 단면도에 의해 나타낸 제조 공정도.
제11도는 본 발명의 반도체 장치의 소자 평면도.
제12도는 본 발명의 반도체 장치의 제조 방법에 있어서의 각 리소그래피 공정에서 사용하는 마스크 패턴의 설명도.
* 도면의 주요부분에 대한 부호의 설명
101, 201, 301, 401 : 실리콘 기판 102, 202, 302, 402 : 제1실리콘 산화막
103, 203, 303, 403 : 배선A 104, 204, 304, 404 : 제2실리콘 산화막
105, 106, 205, 206, 305, 306, 405, 406 : 포토레지스트
111, 112, 113, 211, 212, 311, 312 : 제1홈형상 개구부
121, 122, 221, 321 : 제2홈형상 개구부
120, 220, 320, 420 : 구멍형상 개구부
107, 407 : 알루미늄 131, 231, 331, 431 : 배선B
132, 232, 332, 432 : 배선C 133, 233, 333 : 배선D
134 : 배선E 141, 241, 341, 441 : 비어홀
351 : 제1질화막 352 : 제2질화막
353 : 제3실리콘 산화막 411, 412 : 홈형상 개구부
이하, 본 발명의 실시형태를 들어서 상세하게 설명한다.
[실시형태 1]
제4(d)도는 본 발명의 반도체 장치의 일실시형태의 소자 단면도이다. 실리콘 기판(101)상에 제 1 실리콘 산화막(102)이 설치되고, 그 위에 제 1 배선으로서 알루미늄으로 이루어진 두께 0.5㎛의 배선A(103)가 소정의 형상으로 설치되어 1층의 배선으로서 기능한다. 이 전체면에 제 2 실리콘 산화막(104)이 배선A상에서 약 1.3㎛의 두께가 되도록 설치되어 있다.
제 2 실리콘 산화막에는 제 2 배선인 배선B 내지 배선E(131 내지 134)를 위한 홈형상 개구부, 및 비어홀(141)을 위한 구멍형상 개구부가 설치되며 그것들의 내부에는 알루미늄이 매립되어 있다. 배선A(103)는 비어홀(141)내의 알루미늄을 거쳐서 배선B(131)와 접속하고 있다. 배선B(131) 및 배선C(132)는 두께가 약 0.5㎛이며 2층의 배선으로서 기능한다. 배선D(133)는 두께가 약 1.0㎛이며 2층의 배선으로서 기능한다. 배선E(134)는 1단째의 깊이가 약 0.5㎛인 홈형상 개구부와 2단째의 깊이가 약 1.0㎛인 홈형상 개구부로 이루어지는 개구부에 형성되고, 합계로서 약 1.5㎛의 두께를 가지며 2층의 배선으로서 기능한다.
종래예에서는 제 2 배선으로서 배선B 및 배선C 만이 설치되어 있었지만, 본 실시형태에 있어서는 새로이 배선D 및 배선E를 설치하고 있다. 배선D 및 배선E는 배선막 두께가 각각 1.0㎛ 및 1.5㎛이며, 종래 배선의 2배 내지 3배이기 때문에 이것들의 배선저항은 1/2 내지 1/3로 대폭 저감되어 있다.
또, 본 실시형태에서는 2층의 배선으로서 3종류의 막 두께를 갖는 배선을 설치하고 있기 때문에, 회로의 설계에 있어서 배선저항과 배선용량을 고려한 자유도가 높은 설계가 가능해진다. 예를 들어, 배선저항보다 배선용량의 저감이 중요한 개소에는 얇은 배선인 0.5㎛ 두께의 배선B 및 배선C를 사용하고, 반대로 용량보다 저항의 저감이 중요한 개소에는 두꺼운 배선인 1.0㎛ 두께의 배선B를 사용하면 된다. 또한, 보다 저저항화(低抵抗化)가 중요한 개소, 예를 들어 큰 전류가 흐르는 전원용 배선 등에는 보다 두꺼운 배선인 1.5㎛ 두께의 배선E를 사용하면 된다.
또한, 배선B, 배선C, 및 배선D에 대해서는 배치상의 제약이 없고 자유로이 배치할 수 있지만, 배선E에 대해서는 아래에 배선A가 없는 영역에만 배치할 필요가 있다.
다음에 본 실시형태의 반도체 장치의 제조 방법에 대해서 설명한다.
제4(a)도 내지 제4(d)도는 본 실시형태의 반도체 장치의 제조 방법을 소자 단면도에 의해 나타낸 제조공정도이다. 우선, 제4(a)도에 도시하는 바와 같이, 실리콘 기판(101)상에 제 1 실리콘 산화막(102)을 형성한 후, 배선A(103)로서 예를 들면 0.5㎛ 두께의 알루미늄을 소정의 형상으로 형성하고, 이어서 제 2 실리콘 산화막(104)을 전체면에 형성한다. 그 표면을 CMP에 의해서 평탄화하고 배선A상에서의 실리콘 산화막의 두께가 약 1.3㎛가 되도록 한다.
계속해서, 통상의 포토리소그래피 기술로 형성된 포토레지스트(105)를 마스크로서 제 2 실리콘 산화막을 약 0.5㎛의 깊이까지 이방성 에칭하고, 배선B(131), 배선C(132) 및 배선D(133)를 위한 각각의 제 1 홈형상 개구부(111, 112, 113)를 형성한다(제4(a)도 참조).
포토레지스트(105)를 제거한 후, 제4(b)도에 도시하는 바와 같이, 동일한 포토리소그래피 기술과 이방성 에칭 기술에 의해서, 포토레지스트(106)를 마스크로서 제 2 실리콘 산화막을 약 1.0㎛의 깊이까지 이방성 에칭하고, 구멍형상 개구부(120) 및 제 2 홈형상 개구부(121, 122)를 형성한다. 구멍형상 개구부(120)와 제 2 홈형상 개구부(122)는 앞서 형성한 제 1 홈형상 개구부(111, 113)의 내부에 각각 형성한다. 또, 제 2 홈형상 개구부(121)는 제 2 실리콘 산화막에 새로이 개구한다. 그때, 구멍형상 개구부(120)의 아래에는 배선A(103)가 있기 때문에 구멍의 깊이는 약 0.8㎛에서 그친다. 제 2 홈형상 개구부(121)는 배선A(103)와 제 1 실리콘 산화막(102)의 상부에 위치하고 있지만, 제 2 실리콘 산화막의 에칭량이 약 1.0㎛ 이기 때문에, 배선A상에서는 약 0.3㎛ 두께의 실리콘 산화막이 또, 제 1 실리콘 산화막에서는 약 0.8㎛ 두께의 제 2 실리콘 산화막이 남은 상태로 되어 있으며 , 배선A와의 단락의 위험성은 없다. 또 제 2 홈형상 개구부(122)에서는 제 2 실리콘 산화막이 약 0.3㎛ 두께로 남아 있으며 하부에 배선A가 없으면 단락의 위험성은 없다.
포토레지스트(106)를 제거한 후, 제4(c)도에 도시하는 바와 같이, 금속으로서 예를 들면 알루미늄(107)을 전체면에 형성한다.
다음에 CMP에 의해 알루미늄(107)의 표면과 제 2 실리콘 산화막(104)의 표면이 동일평면으로 되기까지 연마한다. 이 결과, 제4(d)도에 도시하는 바와 같이 제 2 실리콘 산화막에 형성된 개구부를 알루미늄이 매립하게 된다.
제5도는 본 실시형태의 반도체 장치의 소자 평면도이며, 제5도의 X-Y 단면이 제4(d)도에 상당한다. 제5도중에는 배선B(131), 배선C(132), 배선B(133) 및 배선E(134) 외에 비어홀(141)의 형상과 배선A(103)의 형상을 도시하고 있다.
제6도는 각 리소그래피 공정에서 사용하는 마스크패턴을 포지프로세스의 경우에 대해서 공정순으로 도시하고 있다. 제6(a)도는 배선A의 마스크패턴, 제6(b)도는 배선3, 배선C 및 배선E를 위한 홈형상 개구부(111, 112, 113)의 마스크패턴, 제6(c)도는 버어홀을 위한 구멍형상 개구부(120), 배선D를 위한 홈형상 개구부(121) 및 배선E를 위한 홈형상 개구부(122)의 마스크패턴을 도시한다.
본 실시형태의 제조방법에서는, 층간 절연막인 제 2 실리콘 산화막에 홈형상 개구부 및 구멍형상 개구부를 형성할 때, 비어홀 개공을 위한 마스크가 비어홀용의 마스크패턴만이 아니고 배선용의 마스크 패턴도 갖고 있다. 이 때문에 비어홀과 동일한 정도로 깊은 즉, 두꺼운 홈형상 배선을 형성하는 것이 가능하게 된다. 또한, 홈형상 배선용의 마스크 패턴을 이미 형성되어 있는 홈형상 개구부에 중복되는 위치에 형성함으로써 보다 깊은 홈형상 배선을 형성하는 것이 가능하게 된다.
[실시형태 2]
제7(d)도는 본 발명의 반도체장치의 일실시형태의 소자 단면도이다. 실리콘 기판(201)상에 제 1 실리콘 산화막(202)이 설치되고, 그 위에 제 1 배선으로서 알루미늄으로 이루어진 두께 0.5㎛의 배선A(203)가 소정의 형상으로 설치되고, 1층의 배선으로서 기능한다. 이 전체면에 제 2 실리콘 산화막(204)이 배선A상에서 약 1.3㎛의 두께가 되도록 설치되어 있다.
제 2 실리콘 산화막에는 구멍형상 개구부와 홈형상 개구부가 설치되며 그것들의 내부에는 알루미늄이 매립되어 있다. 배선A(203)는 비어홀(241)내의 알루미늄을 거쳐서 배선B(231)와 접속하고 있다. 배선B(231) 및 배선C(232)는 두께가 약 0.5㎛이며 2층의 배선으로서 기능한다. 배선D(233)는 두께가 약 1.0㎛인 2층의 배선으로서 기능하고 또한 배선B(231)와 배선C(232)를 접속하고 있다. 제7(d)도에 있어서는, 실시형태 1에서 설명한 배선E는 도시되어 있지 않지만 제4(d)도의 설명에서 언급한 요령으로 형성해도 좋다.
다음에 본 실시형태의 반도체 장치의 제조 방법에 대해서 설명한다.
제7(a)도 내지 제7(d)도는 본 실시형태의 반도체 장치의 제조 방법을 소자 단면도에 의해 나타낸 제조공정도이다. 우선, 제7(a)도에 도시하는 바와 같이, 실리콘 기판(201)상에 제 1 실리콘 산화막(202)을 형성한 후, 배선A(203)로서 0.5㎛ 두께의 알루미늄을 소정의 형식으로 형성하고, 이어서 제 2 실리콘 산화막(204)을 전체면에 형성한다. 그 표면을 CMP에 의해서 평탄화하고 배선A상에서의 실리콘 산화막의 두께가 약 1.3㎛로 되도록 한다.
계속해서, 통상의 포토리소그래피 기술로 형성된 포토레지스트(205)를 마스크로서 제 2 실리콘 산화막을 약 0.5㎛의 깊이까지 이방성 에칭하고, 배선B(231) 및 배선C(232)를 위한 제 1 홈형상 개구부(211, 212)를 각각 형성한다(제7(a)도 참조).
포토레지스트(205)를 처리한 후, 제7(b)도에 도시하는 바와 같이, 동일한 포토리소그래피 기술에 의해 포토레지스트(206)를 소정의 형상으로 형성한다.
이 포토레지스트(206)를 마스크로서 제 2 실리콘 산화막을 약 1.0㎛의 깊이까지 이방성 에칭하고 구멍형상 개구부(220) 및 제 2 홈형상 개구부(221)를 형성한다(제7(c)도 참조). 그때, 구멍형상 개구부(220)의 아래에는 배선A(203)가 있기 때문에 구멍의 깊이는 약 0.8㎛에서 그친다.
포토레지스트(206)의 제거 후, 금속으로서, 예를 들면, 알루미늄을 전체면에 형성하고, 이어서 CMP에 의해 알루미늄 표면과 제 2 실리콘 산화막 표면이 동일 평면으로 될 때까지 연마한다. 이 결과, 제7(d)도에 도시하는 바와 같이 제 2 실리콘 산화막에 형성된 개구부를 알루미늄이 매립하게 된다.
제8도는 본 실시형태의 반도체 장치의 소자 평면도이며 제8도의 X-Y 단면이 제7(d)도에 상당한다.
제9도는 각 리소그래피 공정에서 사용하는 마스크패턴을 포지프로세서의 경우에 대해서 공정순으로 도시하고 있다. 제9(a)도는 배선A의 마스크 패턴, 제9(b)도는 배선B 및 배선C를 위한 제 1 홈형상 개구부(211, 212)의 마스크패턴, 제9(c)도는 비어홀을 위한 구멍형상 개구부(220) 및 배선D를 위한 제 2 홈형상 개구부(221)의 마스크 패턴을 도시한다.
본 실시형태에 있어서는 비어홀이 1층의 배선과 2층의 배선을 접속하는 것 외에 비어홀과 동시에 형성된 홈형상 개구부에 설치된 낮은 저항의 배선D가 서로 떨어진 2층의 배선끼리(배선B(231)와 배선C(232))를 접속하고 있다.
[실시형태 3]
제10(f)도는 본 발명의 반도체 장치의 일실시형태의 소자 단면도이다. 또, 제10(d)도 내지 제10(f)도는 본 실시형태의 반도체 장치의 제조 방법을 소자단면도에 의해 나타낸 제조공정도이다. 본 실시형태의 반도체장치는 우선 제10(a)도에 도시하는 바와 같이, 실리콘 기판(301)상에 제 1 실리콘 산화막(302)을 형성한 후, 제 1 질화막(351)을 약 0.1㎛의 두께로 형성한다. 그 위에 제 1 배선으로서 알루미늄으로 이루어진 두께 0.5㎛의 배선A(303)를 소정의 형상으로 형성하고, 이어서 제 2 실리콘 산화막(304)을 약 1.3㎛의 두께로 전체면에 형성한다.
다음에 제10(b)도에 도시하는 바와 같이, CMP에 의해서 제 2 실리콘 산화막의 표면이 평탄하게 되기까지 연마한다. 연마량은 배선A상에 있어서의 실리콘 산화막의 두께가 0.7㎛가 되도록 한다.
상기 평탄화된 표면의 전체면에 제 2 질화막(352)을 0.1㎛의 두께로 형성하고, 다시 제 3 실리콘 산화막(353)을 약 0.5㎛의 두께로 형성한다(제10(c)도 참조).
계속해서, 통상의 포토리소그래피 기술로 형성된 포토레지스트(305)를 마스크로서, 제 3 실리콘 산화막(353), 제 2 질화막(352) 및 제 2 실리콘 산화막(304)으로 이루어지는 적층 절연막을 약 1.5㎛의 깊이까지 이방성 에칭하고, 구멍형상 개구부(320) 및 제 2 홈형상 개구부(321)를 형성한다(제10(d)도 참조). 이때, 구멍형상 개구부(320)는 배선A상에 위치하기 때문에 깊이가 약 1.3㎛로 된다. 제 2 홈형상 개구부(321)는 아래에 배선A가 없기 때문에 깊이가 약 1.5㎛로 된다. 또한, 상기 적층 절연막을 에칭할 때에는 실리콘 산화막과 질화막으로 에칭 가스 등의 에칭조건을 바꿔서 행해도 좋다.
포토레지스트(305)를 제거한 후, 마찬가지의 포토리소그래피 기술로 홈형상 개구부를 갖는 포토레지스트(306)를 형성한다. 또한, 구멍형상 개구부(320)는 충분히 깊기 때문에 저부에 레지스트가 잔존하고 있어도 좋다.
이 포토레지스트(306)를 마스크로 하고, 제 3 실리콘 산화막, 제 2 질화막 및 제 2 실리콘 산화막으로 이루어지는 적충막을 약 0.5㎛의 깊이까지 이방성 에칭하고 제 1 홈형상 개구부(311, 312)를 형성한다(제10(e)도 참조). 이 이방성 에칭시에 실리콘 산화막의 에칭속도에 배해서 질화막의 에칭속도가 충분히 작아지는 조건을 이용하는 것이 중요하다. 즉, 질화막은 홈 에칭시의 에칭 스토퍼로 되기 때문에 홈의 깊이는 질화막의 위치인 약 0.5㎛로 된다.
포토레지스트(306)의 제거 후, 금속으로서 알루미늄을 전체면에 형성하고 이어서 CMP에 의해 알루미늄 표면과 제 3 실리콘 산화막 표면이 동일 평면으로 되기까지 연마한다. 이 결과. 제10(f)도에 도시하는 바와 같이, 적층 절연막에 개방된 개구부를 알루미늄이 매립하게 된다.
배선A는 비어홀(341) 내의 알루미늄을 거쳐서 배선B(331)와 접속하고 있다. 배선B(331) 및 배선 C(332)는 두께가 약 0.5㎛이며 2층의 배선으로서 기능한다. 배선D(333)는 두께 약 1.0㎛이며 마찬가지로 2층의 배선으로서 기능한다.
제11도는 본 실시형태의 반도체 장치의 소자 평면도이며 제11도의 X-Y 단면이 제10(f)도에 상당한다.
제12(a)도 내지 제12(c)도는 각 리소그래피 공정에서 사용하는 마스크패턴을 포지프로세스의 경우에 대해서 공정순으로 도시하고 있다. 제12(a)도는 배선A의 마스크패턴, 제12(b)도는 비어홀을 위한 구멍형상 개구부(320) 및 배선D를 위한 제 2 홈형상 개구부(321)의 마스크패턴, 제12(c)도는 배선B 및 배선D를 위한 제 1 홈형상 개구부(311, 312)의 마스크 패턴을 도시한다.
본 실시형태에 있어서는 적층 절연막 사이에 질화막이 형성되어 있기 때문에 이 질화막이 홈을 에칭할 때 에칭 스토퍼로서 기능하고 홈의 깊이를 정밀도가 양호하게 제어하는 것이 가능하게 된다. 또, 제 2 홈형상 개구부(321)의 에칭시에도 기층의 제 1 질화막(351)이 스토퍼로 되기 때문에 오버에칭 시간이 과도하게 길어도 아래의 배선이나 기판과의 단락을 방지할 수 있다.
상술한 실시형태 1 내지 실시형태 3은 1층의 배선과 2층의 배선을 형성하는 경우를 설명했지만 본 발명은 다층배선을 갖는 반도체 장치이면 배선총수에 의하지 않고 적용이 가능하다.
본 발명의 반도체 장치의 배선 재료는 알루미늄에 한정되는 것은 아니고, 예를 들면, 동, 텅스텐, 티타늄, 몰리브덴, 파라지움, 스캔지움, 마그네슘 등의 금속 단독, 또는 이것들의 하나 또는 복수와 알루미늄과의 합금이어도 좋다.
본 발명의 반도체 장치의 배선은 적층구조여도 좋다. 예를 들면, 티타늄, 질화 티타늄, 티타늄 텅스텐, 텅스텐, 텅스텐 실리사이드, 몰리브텐 등을 배선의 상층 또는 하층으로서 설치한 배선으로 해도 좋다.
본 발명은 동일 배선층에 있어서 2개 이상의 상이한 막 두께의 홈형상 배선을 설치하고 있기 때문에 회로의 설계에 있어서, 배선저항과 배선용량을 고려한 자유도가 높은 설계가 가능하게 된다. 이것에 의해, 회로설계가 간이화되며 또한 반도체 장치의 회로동작속도 및 집적도를 향상시킬 수 있다. 게다가 이것들의 효과는 제조공정의 추가 없이 실현할 수 있기 때문에 제조 비용 및 제조시간의 증가는 없고 고성능인 반도체장치가 용이하고 또한 염가로 제조할 수 있다.

Claims (8)

  1. 실리콘 기판상의 절연막에 홈형상 배선을 갖는 반도체 장치에 있어서, 동일 배선층에 막 두께가 다른 홈형상 배선을 2 개 이상 갖는 것을 특징으로 하는 반도체 장치.
  2. 실리콘 기판상의 절연막에 개구부가 설치되고 상기 개구부를 금속이 차지하는 반도체 장치에 있어서, 상기 개구부는 구멍형상 개구부 및 깊이가 다른 2 개 이상의 홈형상 개구부인 것을 특징으로 하는 반도체 장치.
  3. 실리콘 기판상에 절연막이 형성되고 상기 절연막상에 제 1 배선이 설치되며, 상기 제 1 배선 및 상기 절연막상에 또한 절연막이 형성되고, 상기 절연막에 개구부가 설치되고 상기 개구부에 금속이 매립되어 제 2 배선이 형성된 반도체 장치에 있어서, 상기 개구부는 구멍형상 개구부 및 깊이가 다른 2 개 이상의 홈형상 개구부이며, 상기 구멍형상 개구부는 상기 홈형상 개구부의 적어도 일부에서 제 1 배선에 이르도록 설치된 것을 특징으로 하는 반도체 장치.
  4. 실리콘 기판상에 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막에 제 1 및 제 2 홈형상 개구부를 형성하는 공정과, 상기 제 1 및 제 2 홈형상 개구부를 금속으로 매립하여 전체면을 덮도록 금속층을 형성하는 공정과, 상기 제 1 절연막의 표면과 상기 금속층의 표면이 실질적으로 동일 평면이 될 때까지 금속층을 부분적으로 제거하는 공정을 포함하고, 상기 제 1 및 제 2 홈형상 개구부는 다른 깊이를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 실리콘 기판상에 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막에 제 1 및 제 2 홈형상 개구부와 구멍형상 개구부를 형성하는 공정과, 상기 제 1 및 제 2 홈형상 개구부와 구멍형상 개구부를 금속으로 매립하여 전체면을 덮도록 금속층을 형성하는 공정과, 상기 제 1 절연막의 표면과 상기 금속층의 표면이 실질적으로 동일 평면이 될 때까지 금속층을 부분적으로 제거하는 공정을 포함하고, 적어도 상기 제 1 및 제 2 홈형상 개구부는 다른 깊이를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 실리콘 기판상에 절연막을 형성하고 상기 절연막상에 제 1 배선을 형성하는 공정과, 상기 제 1 배선 및 상기 절연막상에 또한 절연막을 형성하는 공정과, 상기 절연막에 제 1 홈형상 개구부와 구멍형상 개구부와 제 2 홈형상 개구부를 형성하는 공정과, 이들 개구부 내에 금속을 매립하여 상기 절연막의 전체면에 금속을 형성하는 공정과, 상기 금속 표면과 상기 절연막 표면이 동일 평면으로 될 때까지 금속을 제거하는 공정을 갖는 반도체 장치의 제조 방법에 있어서, 상기 구멍형상 개구부는 상기 제 1 홈형상 개구부의 적어도 일부에서 제 1 배선에 이르도록 설치되고 또한, 상기 제 2 홈형상 개구부는 상기 제 1 홈형상 개구부와 다른 장소 또는 상기 제 1 홈형상 개구부의 적어도 일부에 설치되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항에 있어서, 구멍형상 개구부와 제 2 홈형상 개구부를 동일 포토리소그래피 공정 및 에칭 공정으로 형성하는 반도체 장치의 제조 방법 .
  8. 제6항에 있어서, 구멍형상 개구부와 제 2 홈형상 개구부를 동일 포토리소그래피 공정 및 에칭 공정으로 형성하는 반도체 장치의 제조 방법.
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